

















                       БЛОК ЭЛЕМЕНТОВ
                     СИСТЕМНОГО  МОДУЛЯ
                            В956

              Техническое описание и инструкция
                       по эксплуатации


                         на 69 стр.













                            1991






                       БЛОК ЭЛЕМЕНТОВ
                      СИСТЕМНОГО МОДУЛЯ
                            В956

              Техническое описание и инструкция
                       по эксплуатации


                         на 69 стр.




                            1991




                         СОДЕРЖАНИЕ

                                                         стр.
     1. ВВЕДЕНИЕ                                          4
     2. НАЗНАЧЕНИЕ                                        4
     3. ТЕХНИЧЕСКИЕ ДАННЫЕ                                4
     4. УСТРОЙСТВО И РАБОТА МОДУЛЯ                       11
     5. УКАЗАНИЕ МЕР БЕЗОПАСНОСТИ                        67
     6. ПОРЯДОК УСТАНОВКИ МОДУЛЯ                         68






























                              3



                         1. ВВЕДЕНИЕ

     1.1.  Настоящее  техническое  описание предназначено для
изучения принципа работы модуля системного В956  (в  дальней-
шем - модуль) с целью правильной его эксплуатации в микро-ЭВМ
"Поиск-2" (в дальнейшем - ЭВМ).


                        2. НАЗНАЧЕНИЕ

     2.1. Модуль системный составляет основу электронной час-
ти  ЭВМ и одновременно служит объединительным устройством для
основных (входящих в состав блока системного) и  дополнитель-
ных модулей расширения. Системный модуль выполнен на четырех-
слойной печатной плате размером 300 х 335 мм и содержит элек-
тронные компоненты и разъемы для внешних соединений.
     2.2. Модуль системный может быть выполнен в четырех испо-
лнениях:
     1) В956/01 - с ОЗУ 640 Кбайт, без сопроцессора;
     2) В956/02 - с ОЗУ 640 Кбайт, с сопроцессором;
     3) В956/03 - с ОЗУ 2 Мбайт, без сопроцессора;
     4) В956/04 - с ОЗУ 2 Мбайт, с сопроцессором.
     2.3.  Модуль  предназначен  для круглосуточной и сменной
     эксплуатации при нормальных климатических условиях:
     1) температура окружающего воздуха (20+-5) ЦЕЛ;
     2) относительная влажность воздуха (60+-15)%;
     3) атмосферное давление от 84 до 107 кПа
        (от 630 до 800 мм рт.ст.).


                    3.ТЕХНИЧЕСКИЕ ДАННЫЕ

     3.1 Основные технические характеристики модуля системно-
го :
     - тип управляющего процессора КМ1810ВМ86М;
     - разрядность шины данных процессора, разрядов - 16;
     - разрядность шины адреса, разрядов - 20;


                              4

                        469535.039 ТО


     - рабочая частота - 8 МГц;
     - быстродействие,  млн.  операций  в  секунду (типа "ре-
гистр-регистр") - не менее 2;
     - емкость ОЗУ - 0,640/2 Мбайт;
     - емкость ППЗУ - 16/64 Кбайт;
     - количество уровней прерывания - 8;
     - возможность расширения канала ввода-вывода -  до вось-
ми модулей одновременно;
     - разрядность шины данных канала ввода-вывода,разрядов-8;
     -  совместимоть по электрическим и конструктивным харак-
теристикам системного интерфейса и программному обеспечению с
ПЭВМ типа РС, РС/ХТ, PS/2-30 фирмы IBM.
     3.2.На  модуле  системном размещены дополнительные логи-
ческие схемы поддержки возможностей ЭВМ:
     - схема преобразования 16-разрядных операций ввода-выво-
да и обращения к внешней памяти в последовательные 8-разряд-
ные операции;
     -  схемы для введения состояния ожидания во все операции
ввода-вывода и прямого доступа в память (ПДП), кроме операций
обращения к оперативной памяти.
     Так, например, преобразование 16-разрядных операций в
последовательные 8-разрядные операции занимает одинадцать
тактов по 125 нс, включая семь тактов ожидания (суммарное
время цикла 1,375 мкс).
     Обычные (байтовые) операции ввода-вывода, включая циклы
подтверждения прерывания, занимают пять тактов по 125 нс с
одним тактом ожидания.Сигнал готовности канала ввода-вывода
(READY) позволяет более медленнодействующим устройствам вво-
дить в операции ввода-вывода и ПДП дополнительные состояния
ожидания.
     Считывание из памяти и запись в память (системное ОЗУ)-
16-разрядные операции, занимающие четыре такта по 125 нс без
состояний ожидания (суммарное время цикла - 500 нс).
     Считывание из постоянной памяти (ППЗУ) тоже 16-разрядные
операции, но занимающие пять тактов по 125 нс, включая один
такт ожидания (суммарное время цикла - 625 нс).
     3.3. Шинная структура ЭВМ определяется модулем системным
и показана на рис.1.


                              5

                        469535.039 ТО


     3.4. Структурная схема модуля системного содержит:
     - блок центрального процессора (рис.2);
     - блок памяти (рис.3).
     3.5. Сборочный чертеж и схема электрическая принципиаль-
ная с перечнем элементов модуля системного могут быть приоб-
ретены пользователем у завода-изготовителя по отдельному до-
говору.
     3.6. Блок центрального процессора содержит следующие ос-
новные функциональные узлы:
     - микропроцессор КМ1810ВМ86М и логику его поддержки;
     - микропроцессор КМ1810ВМ87;
     - контроллер   непосредственного   доступа   к  памяти
КР1810ВТ37 и логику его поддержки;
     - контроллер прерываний;
     - системный таймер;
     - контроллер клавиатуры;
     - часы-календарь реального времени с батареей;
     - схемы формирования сигналов системного интерфейса;
     - группу разъемов (восемь) для  подключения  основных  и
дополнительных модулей расширения;
     - группу разъемов для внешних соединений.
     3.7.  Блок  памяти  содержит следующие основные функцио-
нальные узлы:
     - ППЗУ 16/24 Кбайт (BIOS ROM);
     - ОЗУ с произвольной выборкой от 0,64 до 2 Мбайт  (зави-
сит от исполнения);
     - схему блокировки обращений к неисправным ячейкам памя-
ти.
     3.7.1. Конструктивно на плате модуля системного может
быть установлено от одной до четырех линеек по шестнадцать
ИМС памяти. Контроллер ОЗУ допускает установку двух типов
ИМС: К565РУ5 и К565РУ7. В каждой линейке может присутствовать
только один тип микросхем.
     3.7.2. Емкость ОЗУ определяется типом и количеством  ус-
танавливаемых ИМС памяти и может составлять:
     - от 128 до 512 Кбайт для ИМС К565РУ5;
     - от 512 до 2 Мбайт для ИМС К565РУ7;


                              6

                        469535.039 ТО









































                              7

                        469535.039 ТО









































                              8

                        469535.039 ТО









































                              9

                        469535.039 ТО


     3.7.3.  Емкость  ППЗУ определяется типом устанавливаемых
ИМС памяти и может составлять:
     - 16 Кбайт для ИМС К573РФ6;
     - 64 Кбайт для ИМС К573РФ7.
     3.7.4. Контроллер ОЗУ реализует два механизма  адресации
памяти: непосредственную и страничную.
     3.7.4.1. Непосредственная адресация возможна в диапазоне
адресов от 0 до 0FFFFH, что соответствует 1 Мбайту памяти.
     На  практике непосредственная адресация используется при
обращении к начальным 640 Кбайт памяти.  Это  ограничение  на
максимальный  объем непосредственно адресуемой памяти, накла-
дывает операционная система МДОС1810.
     3.7.4.2.  При обращении к ячейкам памяти в диапазоне ад-
ресов выше начальных 640 Кбайт  используется  страничный  тип
адресации.  Доступ  к  этим  ячейкам  возможен  через  окно в
64 Кбайт, расположенное в сегменте D000Н и  содержащее  четыре
страницы  по 16 Кбайт. В этом окне могут быть отображены любые
четыре страницы по 16 Кбайт (в любой последовательности)  ре-
ально существующей физической памяти.
     Контроллер  ОЗУ позволяет блокировать обращение к неисп-
равным ячейкам памяти, уменьшая тем самым общий объем памяти.
Минимальный объем исключаемой памяти составляет 16 Кбайт.
     3.7.4.3. Формирование адреса оперативной памяти приведе-
но в п.4.10.
     3.8. Блок центрального поцессора
     3.8.1. Микропроцессор КМ1810ВМ86М и логика его поддержки.
     3.8.1.1. Микропроцессор обеспечивает 20-разрядную  адре-
сацию  для доступа к 1 Мбайту памяти.
     3.8.1.2. Для работы системных  ПЗУ  и  ОЗУ  используется
16-разрядная шина данных.
     3.8.1.3.  Все операции ввода-вывода и ПДП осуществляются
через 8-разрядную шину данных.
     3.8.1.4. Логика поддержки микропроцессора  содержит  две
компоненты:
     -логику поддержки системы;
     -логику поддержки ввода-вывода.
     Логика поддержки системы содержит схемы:


                             10

                        469535.039 ТО


     - арбитража;
     - контроллера шины;
     - системного тактового генератора;
     - генератора  состояний ожидания и логики преобразования
шины;
     - контроллера памяти контроллера ПДП и логику  его  под-
держки.
     3.8.1.5. Логика поддержки ввода-вывода содержит:
     - логику выбора устройств;
     - контроллер клавиатуры;
     - порты ввода-вывода.
     Логика выбора устройств включает адресный селектор памя-
ти и адресный селектор ввода-вывода.


                4.УСТРОЙСТВО И РАБОТА МОДУЛЯ

     4.1. Краткое описание логики поддержки системы
     4.1.1. На локальной шине ПЭВМ имеются три задатчика:
микропроцессор, сопроцессор и контроллер ПДП. Схема арбитража
контролирует сигнал запроса захвата на управление системной
шиной от контроллера ПДП. В случае, когда микропроцессор не
управляет локальным каналом (цикла шины нет либо состояние
останова), контроллер ПДП может захватывать шину для запусков
циклов регенерации памяти и ПДП. Схема арбитража разрешает
конфликтные ситуации при смене задатчика ("хозяина") локаль-
ного канала.
     4.1.2.  В состав арбитра входит генератор состояний ожи-
дания для введения их в циклы микропроцессора  при  работе  с
устройствами  ввода-вывода и внешней памяти. Схема генератора
контролирует линию готовности канала ввода-вывода с целью оп-
ределения потребности в состояниях ожидания.
     4.1.3. Контроллер шины  дешифрирует  сигналы  состояния,
поступающие от микропроцессора (сопроцессора) в каждом машин-
ном  цикле и формирует командные сигналы и сигналы управления
в соответствии с выполняемым циклом.
     4.1.4.  Системный тактовый генератор работает с частотой


                             11

                        469535.039 ТО


24 МГц, которая делится внутри схемы для  получения  сигналов
синхронизации  частотой 8 МГц и 4 МГц. Выходной сигнал с час-
тотой 24 МГц (меандр) используется для тактирования сдвигово-
го регистра блока памяти для формирования временной  диаграм-
мы.  Выходной сигнал с частотой 8 МГц (с коэффициентом запол-
нения 33%) используется для  тактирования  микропроцессора  и
сопроцессора  и контроллера шины. Этот сигнал поступает также
на системный интерфейс.
     Выходной сигнал частотой 4 МГц используется для синхро-
низации работы контроллера ПДП. Тактовый генератор формирует
сигнал "RESET" после включения питания и до выхода сигнала
"POWER GOOD" из источника питания или после нажатия кнопки
"СБРОС" на лицевой панели ЭВМ. Кроме этого тактовый генератор
осуществляет синхронизацию сигнала готовности, поступающего
от арбитра и его трансляцию на микропроцессор, сопроцессор и
логику преобразования шины.
     4.1.5. Контроллер ПДП КМ1810ВТ37 используется для реали-
зации прямого 8 -разрядного доступа к памяти по четырем неза-
висимым каналам. Он работает с частотой 4 МГц и обрабатывает
только 8-битовые пересылки. Назначение каналов ПДП следующее:
три из четырех каналов ПДП (1,2 и 3) входят в состав шины
ввода-вывода и обеспечивают скоростную передачу данных между
устройствами ввода-вывода и памятью без вмешательсва микроп-
роцессора. Пересылка данных по каналу ПДП в среднем занимает
шесть тактов по 250 нс или 1,5 мкс. Для более медленно-дейст-
вующих устройств с помощью перевода линии READY в пассивное
состояние может осуществляться введение дополнительных состо-
яний ожидания.
     Канал 0 ПДП используется для формирования циклов регене-
рации оперативной памяти, которые должны выполняться каждые 16
мкс для микросхем памяти 565РУ5 и 565РУ7.
     Более подробное описание  контроллера  ПДП  приведено  в
п.4.3.
     4.1.6. Логика поддержки контроллера ПДП  включает  буфер
младшего адреса, регистр старшего адреса и регистр-формирова-
тель  адреса  сегмента. Команды и адрес сегмента с локального
канала передаются на канал ввода-вывода через  отдельный  бу-


                             12

                        469535.039 ТО


фер, являющийся общим для микропроцессора и контроллера ПДП.
     4.1.7. Доступ к локальному каналу со стороны сопроцессо-
ра  (если он установлен) осуществляется по линии передачи им-
пульсных сигналов запроса/разрешения RQ/GT, соединяющей  соп-
роцессор с микропроцессором. Процесс доступа к шине осуществ-
ляется в следующем порядке:
     1) сопроцессор формирует запросный (первый) импульс дли-
тельностью в один такт;
     2) в конце текущего цикла микропроцессор выдает ответный
(второй) импульс, подтверждающий возможность доступа к ло-
кальной шине. В следующем такте микропроцессор переводит шины
адреса/данных и управления в высокоимпедансное состояние и
отключается от канала;
     3) по окончании работы с каналом сопроцессор  выдает  на
ту же линию импульс (третий), указывающий на окончание захва-
та  канала. В следующем такте микропроцессор возобновляет уп-
равление шиной.
     Математический сопроцессор КМ1810ВМ87 предоставляет воз-
можность скоростного выполнения арифметических действий, ло-
гарифмических функций и тригонометрических операций с высокой
точностью.
     4.2. Краткое описание логики выбора устройств
     4.2.1. Согласно п.3.8.1.5 логика выбора устройств вклю-
чает адресный селектор памяти и адресный селектор ввода-выво-
да.
     4.2.1.1. Адресный селектор памяти (перестраиваемый) рас-
пределяет адресное пространство ЭВМ между внутренними и внеш-
ними  устройствами памяти путем формированияя соответствующих
сигналов управления, для внутренней памяти  и  резервирования
адресного  пространства  для  внешней памяти. Селектор памяти
формирует признак обращения ко всей памяти, расположенной  на
системной плате - МЕМ16/(ППЗУ и ОЗУ), признак обращения толь-
ко  к  ППЗУ - PROM/, признак обращения только к ОЗУ - LRAM/ и
признак обращения к отображаемой памяти - EMS/.
     Отображаемая память - это часть оперативной памяти, рас-
положенной на системной плате и работающая в адресном  прост-
ранстве  выше начальных 640 Кбайт. Схема распределения памяти


                             13

                        469535.039 ТО


представлена в табл.1.
                                                    Таблица 1

          Краткое описание логики выбора устройств

-------------------------------------------------------------
    Отображаемая               Основная память
       память                       ЭВМ
-------------------------------------------------------------
1,36-----------       I  1 МВ -------------------------------
 МВ I  16 КВ  I       I       I Системное I FFFFF
    I---------I       I       I   ПЗУ     I
    I  16 КВ  I       I       I  64 КВ    I F0000
    I---------I       I       I-----------I------------------
    I  16 КВ  I       I       I  64 КВ    I DFFFF
    I---------I       I       I-----------I
    I 16 КВ   I       I       I  16 КВ    I Страницы с фрагмен-
    I---------I       I       I-----------I тами отображаемой
    I         I       I       I  16 КВ    I      памяти
    I         I       I       I-----------I
    I---------I       I       I  16 КВ    I D0000
    I  16 КВ  I       I       I-----------I------------------
    I---------I       I       I  Резерв   I
    I  16 КВ  I       I       I  64 КВ    I
    I---------I       I       I-----------I------------------
    I  16 КВ  I       I       IВидео-буферI BFFFF
    I---------I       I       I   64 КВ   I В0000
    I  16 КВ  I       I       I-----------I------------------
    I---------I       I       I  Резерв   I
    I         I       I       I   64 КВ   I
    I         I       I 640 КВI-----------I------------------
    I---------I       I       I Основная  I 9FFFF
    I  16 КВ  I       I       I  память   I
    I---------I       I       I программ  I
    I  16 КВ  I       I       I           I




                             14

                        469535.039 ТО


                                     Продолжение табл.1
-------------------------------------------------------------
    Отображаемая               Основная память
       память                       ЭВМ
-------------------------------------------------------------
    I---------I       I       I   640 КВ  I 00000
    I  16 КВ  I       I   0 КВI-----------I------------------
    I---------I       I       I           I
    I  16 КВ  I       I       I           I
    I---------I       I       I           I
    I         I       I       I           I
    I         I       I       I           I
    I---------I       I       I           I
    I  16 КВ  I       I       I           I
    I---------I       I       I           I
    I  16 КВ  I       I       I           I
    I---------I       I       I           I
    I  16 КВ  I       I       I           I
    I---------I       I       I           I
    I  16 КВ  I       I       I           I
0 КВI---------I       I       I           I

     В табл.2 приведено состояние сигналов селектора памяти в
соответствии со схемой распределения памяти системного  моду-
ля.
                                                   Таблица 2
-------------------------------------------------------------
Шестнадцатиричный I Признак обращения к памяти  ¦
                  I------------------------------  Функция
     адрес        IMEM16/ I PROM/ I LRAM/ I EMS/I
------------------I------------------------------------------
  00000 - 9FFFF   I  0    I  1    I   0   I  1  IЗУ с опера-
                  I       I       I       I     Iтивной запи-
(непосредственная I       I       I       I     Iсью и считы-
       адресация) I       I       I       I     Iванием 640 К
------------------I-------I-------I-------I-----I------------
  FC000 - FFFFF   I  0    I  0    I   1   I  1  IСистем. ППЗУ


                             15

                        469535.039 ТО


                                        Продолжение табл.2
-------------------------------------------------------------
Шестнадцатиричный I Признак обращения к памяти  ¦
                  I------------------------------  Функция
     адрес        IMEM16/ I PROM/ I LRAM/ I EMS/I
------------------I------------------------------------------
  F0000 - FFFFF   I       I       I       I     I 16/64 К
------------------I-------I-------I-------I-----I------------
  D0000 - DFFFF   I  0    I  1    I   0   I  0  IОтображаемая
                  I       I       I       I     I  память
 (страничная      I       I       I       I     Iот 0
       адресация) I       I       I       I     I   до 1,36 М


     4.2.1.2. Адресный селектор ввода-вывода осуществляет ад-
ресацию устройств, подключенных к каналу ввода-вывода. Номера
портов устройств и их назначение приведены в табл.3.

                                                    Таблица 3
-------------------------------------------------------------
Номер порта  I                                I Наименование
(шестнадцати-I    Устройство ввода-вывода     I   сигнала
 ричный)     I                                I
-------------I--------------------------------I--------------
 0000 - 000F I Контроллер ПДП                 I    DMAS/
-------------I--------------------------------I--------------
 0020 - 002F I Контроллер прерываний          I    PICS/
-------------I--------------------------------I--------------
 0040 - 004F I Системный таймер               I    PITS/
-------------I--------------------------------I--------------
 0060 - 006F I Контроллер клавиатуры          I    PPIS/
-------------I--------------------------------I--------------
 0070 - 007F I Часы-календарь                 I    RTCS/
-------------I--------------------------------I--------------
 0080 - 008F I Регистр адреса сегмента ПДП    I    SEGS/
-------------I--------------------------------I--------------
 00A0 - 00AF I Регистр маски NMI              I    NMIS/


                             16

                        469535.039 ТО


                                         Продолжение табл.3
-------------------------------------------------------------
Номер порта  I                                I Наименование
(шестнадцати-I    Устройство ввода-вывода     I   сигнала
 ричный)     I                                I
-------------I--------------------------------I--------------
 00E0 - 00EF I Регистр страниц отображаемой   I    EMSS/
             I памяти                         I
-------------I--------------------------------I--------------
 00F0 - 00FF IПерекодировщик адреса системногоI    MAPS/
             I  ОЗУ (статическое ОЗУ 256х8)   I
             I                                I

     4.3. Контроллер ПДП
     4.3.1.  Контроллер ПДП выполнен на базе БИС КР1810ВТ37 и
используется для реализации прямого доступа к памяти по четы-
рем независимым каналам  с  положительным  или  отрицательным
приращением адреса со скоростью до 1,6 Мбайт/с.
     4.3.2. Контроллер имеет широкие возможности программного
управления  и автоматической инициализации (повторения циклов
ПДП с теми же параметрами). Каждый канал может  выполнять  до
64К циклов ПДП. Тактовая частота составляет 4 МГц.
     4.3.3. Канал 0 контроллера ПДП используется для формиро-
вания  циклов  регенерации оперативной памяти. Запрос прямого
доступа к памяти по данному каналу DRQ0 поступает от  систем-
ного  таймера  (выход канала 1) и фиксируется в триггере. По-
лярность сигнала DRQ0 - положительная. Снимается  запрос  ПДП
сигналом  подтверждения  прямого доступа - DACK0/. Полярность
сигнала DACK0/ - отрицательная.
     4.3.4. Каналы 1, 2 и 3 ПДП входят  в  состав  шины  вво-
да-вывода.  Запросы ПДП по каналам 2 и 3 поступают с адаптера
дисковых накопителей: сигнал DRQ2  -  от  контроллера  гибких
дисков;  сигнал  DRQ3 - от контроллера жестких дисков. Поляр-
ность сигналов DRQ2, DRQ3, DACK2/ и DACK3/ такая же, как  для
канала 0.
     4.3.5.  Каждый  канал контроллера ПДП состоит из четырех
16-разрядных и четырёх 8-разрядных регистров. Подробное  опи-


                             17

                        469535.039 ТО


сание каждого регистра приведено в табл.4 и 5.

                                                    Таблица 4
_____________________________________________________________
                         I
 Наименование 16-разряд- I
 ных  регистров контрол- I    Наименование  регистров
 лера ПДП                I
_________________________I___________________________________
                         I
1.Регистр текущего адресаIХранит текущий адрес ячейки памяти
  CAR                    Iпри выполнении цикла ПДП. После вы-
                         Iполнения цикла ПДП содержимое этого
                         Iрегистра увеличивается или уменьша-
                         Iется  на  единицу.  Оно  может быть
                         Iпрочитано или  загружено  с помощью
                         Iдвух команд ввода-вывода.  Содержи-
                         Iмое регистра может  быть  обновлено
                         Iпо сигналу ТС/ (конец передачи дан-
                         Iных в режиме ПДП), если  запрограм-
                         Iмирован режим автоинициализации.
                         I
2.Регистр   циклов   ПДП IХранит число байт, предназначенных
  CWR                    Iдля  передачи.  При  загрузке этого
                         Iрегистра  необходимо  помнить , что
                         Iзагружаемая  константа  должна быть
                         Iна единицу меньше числа байт, необ-
                         Iходимых для передачи.
                         IПри  выполнении  циклов ПДП регистр
                         Iработает в режиме вычитающего счет-
                         Iчика. Разряд ТС  регистра состояния
                         Iустанавливается в единицу при пере-
                         Iходе из нулевого состояния в состо-
                         Iяние FFFFH. Чтение и запись  содер-
                         Iжимого регистра осуществляется дву-
                         Iмя последовательно выполняемыми ко-
                         Iмандами  ввода-вывода.   Содержимое


                             18

                        469535.039 ТО


                                     Продолжение табл.4
_____________________________________________________________
                         I
 Наименование 16-разряд- I
 ных  регистров контрол- I    Наименование  регистров
 лера ПДП                I
_________________________I___________________________________
                         Iрегистра может быть  обновлено  при
                         Iавтоинициализации  по  сигналу ТС/,
                         Iлибо в регистре сохраняется  значе-
                         Iние FFFFH.
                         I
3.Регистр хранения базо- IХранит  базовые   значения  адреса.
  вого адреса  BAR       IУчаствует в автоинициализации.
                         I
4.Регистр хранения базо- IХранит число циклов ПДП.  Участвует
  вого числа циклов WCR  Iв автоинициализации.


                                                    Таблица 5
_____________________________________________________________
                         I
  Наименование 8-разряд- I
  ных регистров каналов  I      Назначение  регистров
  контроллера ПДП        I
_________________________I___________________________________
                         I
 1.Регистр режима MR     IОпределяет режим работы канала. При
                         Iзагрузке этого  регистра  в младших
                         Iразрядах D1, D0 указывается код но-
                         Iмера канала. Назначение разрядов MR
                         Iпоказано  на рис.4. С помощью  раз-
                         Iрядов D2, D3 задаётся один из типов
                         Iпередачи - чтение, запись, проверка.
                         IЭти разряды могут  принимать  любые
                         Iзначения  при  D6,  D7=1. Разряд D4
                         Iопределяет режим автозагрузки.


                             19

                        469535.039 ТО


                                      Продолжение табл.5
_____________________________________________________________
  Наименование 8-разряд- I
  ных регистров каналов  I      Назначение  регистров
  контроллера ПДП        I
_________________________I___________________________________
                         I
                         IЕсли D4=1,  то  при условии автоза-
                         Iгрузки  CAR и CWR загружаются пара-
                         Iметрами BAR и WCR соответственно.
                         IРазряд D5 определяет режим  измене-
                         Iния CAR .Если D5=0,  после  каждого
                         Iцикла ПДП происходит увеличение со-
                         Iдержимого CAR; если D5=1- то умень-
                         Iшение.Разряды D6, D7 определяют ре-
                         Iжимы работы  канала -  передача  по
                         Iзапросу, одиночная передача,  блоч-
                         Iная передача,  контроллер  в режиме
                         Iкаскадирования.
                         I
 2.Регистр памяти CR     IОпределяет основные параметры рабо-
                         Iты  канала. Загрузка   регистра  CR
                         Iосуществляется командой  вывода  от
                         IЦП, а сброс - по сигналу RESET  или
                         Iкоманде общего сброса.
                         IНазначение разрядов регистра  пока-
                         Iзано на рис.5.
                         IРазряды D0, D1 используются для за-
                         Iдания режимов работы каналов  0 и 1
                         Iв режиме память- память.
                         IРазряд D2 инициализирует контроллер
                         Iдля выполнения ПДП, разряд D3 опре-
                         Iделяет режим выполнения циклов ПДП.
                         IЕсли D3=1, циклы ПДП выполняются  с
                         Iпропуском одного такта при  измене-
                         Iнии адреса в пределах младшего бай-
                         Iта. Разряд D4  устанавливает  режим


                             20

                        469535.039 ТО


                                      Продолжение табл.5
_____________________________________________________________
  Наименование 8-разряд- I
  ных регистров каналов  I      Назначение  регистров
  контроллера ПДП        I
_________________________I___________________________________
                         I
                         Iприоритетов. Если D4=1, запросу об-
                         Iслуженного канала присваивается на-
                         Iинизший  приоритет ( режим вращения
                         Iприоритета). Разряд D5 устанавлива-
                         Iет режим удлинённого цикла записи.
                         IЕсли D5=1,  сигналы IOW/ и MWR/ вы-
                         Iрабатываются  с двойной  длительно-
                         Iстью.Разрядами D6, D7 программирую-
                         Iтся уровни запросов на  ПДП (DRQ) и
                         Iсигналов подтверждения  ПДП (DACK).
                         I
 3.Регистр условий  SR   IРазряды D3-D0 регистра устанавлива-
                         Iются  аппаратно  при  возникновении
                         Iсигнала  ТС/,  т.е. после окончания
                         Iциклов ПДП. Эти сигналы сбрасывают-
                         Iся (устанавливаются в нуль)  сигна-
                         Iлом RESET, а также после выполнения
                         Iкоманды  чтения  содержимого  этого
                         Iрегистра.
                         IРазряды D4-D7 устанавливаются  про-
                         Iграммно при необходимости  обслужи-
                         Iвания по  соответствующему  каналу.
                         IНазначение разрядов регистра  усло-
                         Iвий показано на рис.6.
                         I
 4.Регистр запросов RR   IКонтроллер может обслуживать запро-
                         Iсы на ПДП, формируемые как аппарат-
                         Iно - по входам DRQ, так  и програм-
                         Iмно - по состоянию разрядов регист-
                         Iра запросов RR. Каждый разряд этого


                             21

                        469535.039 ТО


                                           Продолжение табл.5
_____________________________________________________________
                         I
  Наименование 8-разряд- I
  ных регистров каналов  I      Назначение  регистров
  контроллера ПДП        I
_________________________I___________________________________
                         I
                         Iрегистра  соответствует  запросу по
                         Iодному из каналов. Разряды этого ре-
                         Iгистра не маскируются и  устанавли-
                         Iваются раздельно программно.   Про-
                         Iграммная установка   этих  разрядов
                         Iосуществляется командой, формат ко-
                         Iторой представлен на рис.7.   .
                         IСброс  всех  разрядов  регистра  RR
                         Iосуществляется сигналом RESET.
                         IДля обработки  программного запроса
                         Iконтроллер должен быть запрограмми-
                         Iрован в режиме блочной передачи.
                         I
5.Регистр маски MASK     IС помощью него могут быть  замаски-
                         Iрованы сигналы DRQ каждого канала.
                         IРазряды MASK могут быть установлены
                         Iспециальной  командой  одновременно
                         I(рис.8) или раздельно (рис.9 ).
                         IКроме того,  если  канал  не запро-
                         Iграммирован на режим  автозагрузки,
                         Iпосле появления сигнала ТС/ соответ-
                         Iствующий разряд регистра устанавли-
                         Iвается в единицу.
                         IВсе разряды MASK  устанавливаются в
                         Iнули сигналом  RESET  либо командой
                         ICMR (Clear Mask Register).





                             22

                        469535.039 ТО


     4.3.6.  При начальной загрузке контроллера ПДП исходными
параметрами происходит одновременная запись в  регистры  CAR,
BAR, CWR и WCR.
     В процессе выполнения циклов  ПДП  содержимое  регистров
BAR  и  WCR не изменяется. Прочитать состояние этих регистров
невозможно.
     4.3.7. Режимы работы ПДП
     Контроллер ПДП может работать в двух основных режимах:
     - с центральным процессором (ЦП);
     - выполнения циклов ПДП.
     4.3.7.1.  В режиме работы с ЦП контроллер воспринимается
им как внешнее устройство, а после загрузки управляющих  слов
переходит  в пассивное состояние. В этом состоянии контроллер
находится до тех пор, пока на вход одного из каналов не  пос-
тупит  запрос  на  ПДП DRQ или этот запрос не будет выставлен
программно от ЦП. Обнаружив запрос на ПДП, контроллер  перехо-
дит  в  следующее состояние, характеризующееся тем, что конт-
роллер выставляет сигнал запроса  на  захват  системной  шины
HRQ, ожидая от ЦП сигнала подтверждения захвата HLDA.
     4.3.7.2.  При получении сигнала HLDA контроллер начинает
выполнять циклы ПДП. Если при выполнении циклов ПДП  на  вход
READY подать ноль, контроллер начинает выполнять такты ожида-
ния. При этом линии передачи данных остаются активными.
















                             23

                        469535.039 ТО

           Формат команды установки режима MR

     -------------------------------
     D7  D6  D5  D4  D3  D2  D1  D0
     -------------------------------
     I   I   I   I   I   I   I    I адрес канала
     I   I   I   I   I   I  -------------------
     I   I   I   I   I   I  I0    0 - канал 0 I
     I   I   I   I   I   I  I0    1 - канал 1 I
     I   I   I   I   I   I  I1    0 - канал 2 I
     I   I   I   I   I   I  I1    1 - канал 3 I
     I   I   I   I   I   I  -------------------
     I   I   I   I   I   I
     I   I   I   I   I   I  тип цикла ПДП
     I   I   I   I  ----------------------------------
     I   I   I   I  I0   0 - цикл проверки            I
     I   I   I   I  I0   1 - цикл записи              I
     I   I   I   I  I1   0 - цикл чтения              I
     I   I   I   I  I1   1 - запрещенный код          I
     I   I   I   I  Iх   х - безразлично, если D7D6=11I
     I   I   I   I  -----------------------------------
     I   I   I   I
     I   I   I   I  1 - режим инициализации
     I   I   I   ---------------------------
     I   I   I
     I   I   I   Приращение 1 - декрементирование
     I   I   I-------------
     I   I        адреса    0 - инкрементирование
     I   I
     I   I   Режим обслуживания
    ---------------------------------
   I 0   0 - передача по требованию I
   I 0   1 - одиночная передача     I
   I 1   0 - блочная передача       I
   I 1   1 - каскадирование         I
    ---------------------------------

                            Рис.4

                             24

                        469535.039 ТО

                 Формат команды управления CR

-----------------------------------------
 D7   D6   D5   D4   D3   D2   D1   D0
-----------------------------------------
 I    I    I    I    I    I    I    I 1 - режим память-память
 I    I    I    I    I    I    I    I-----------------------
 I    I    I    I    I    I    I      0 - нормальная работа
 I    I    I    I    I    I    I
 I    I    I    I    I    I    I1-захват канала 0;0-нет захвата
 I    I    I    I    I    I    I-------------------------------
 I    I    I    I    I    I     х-безразлично, если D0=0
 I    I    I    I    I    I
 I    I    I    I    I    I 1-запрет ПДП; 0-разрешение ПДП
 I    I    I    I    I    I-----------------------------------
 I    I    I    I    I
 I    I    I    I    I 1-сжатие во времени; 0-нормальная работа
 I    I    I    I    I-----------------------------------------
 I    I    I    I      х-безразлично, если D0=1
 I    I    I    I
 I    I    I    I  1-вращение приоритета; 0-фиксированный
 I    I    I    I----------------------------------------------
 I    I    I
 I    I    I  1-удлиненный цикл записи; 0-нормальный
 I    I    I---------------------------------------------------
 I    I
 I    I  1-DRQ/ низкий уровень; 0-DRQ высокий уровень
 I    I--------------------------------------------------------
 I
 I  1-DACK высокий уровень; 0-DACK/ низкий уровень
 I-------------------------------------------------------------

                            Рис.5






                             25

                        469535.039 ТО

                    Формат слова состояния
-----------------------------------------
 D7   D6   D5   D4   D3   D2   D1   D0
-----------------------------------------
 I    I    I    I    I    I    I    I 1 - ТС канала 0
 I    I    I    I    I    I    I    I-----------------
 I    I    I    I    I    I    I      1 - ТС канала 1
 I    I    I    I    I    I    I----------------------
 I    I    I    I    I    I           1 - ТС канала 2
 I    I    I    I    I    I---------------------------
 I    I    I    I    I                1 - ТС канала 3
 I    I    I    I    I--------------------------------
 I    I    I    I   1 - разрешение на ПДП канала 0
 I    I    I    I-------------------------------------
 I    I    I        1 - разрешение на ПДП канала 1
 I    I    I------------------------------------------
 I    I             1 - разрешение на ПДП канала 2
 I    I-----------------------------------------------
 I                  1 - разрешение на ПДП канала 3
 I----------------------------------------------------
                            Рис.6

           Формат команды установки запросов на ПДП
-----------------------------------------
 D7   D6   D5   D4   D3   D2   D1   D0
-----------------------------------------
  Не используются         I    I    I  Адрес канала
                          I   --------------------
                          I   I0    0 - канал 0  I
                          I   I0    1 - канал 1  I
                          I   I1    0 - канал 2  I
                          I   I1    1 - канал 3  I
                          I   --------------------
                          I 1 - установить запрос
                          I-----------------------
                            0 - сбросить

                            Рис.7

                             26

                        469535.039 ТО

            Команда установки всех разрядов маски
-----------------------------------------
 D7   D6   D5   D4   D3   D2   D1   D0
-----------------------------------------
                     I    I    I    I 1 -установка маски
 Не используются     I    I    I    I       канала 0
                     I    I    I    I------------------
                     I    I    I      0 - сброс
                     I    I    I 1 - установка маски
                     I    I    I         канала 1
                     I    I    I-----------------------
                     I    I      0 - cброс
                     I    I1 - установка маски канала 2
                     I    I----------------------------
                     I     0 - сброс
                     I 1 - установка маски канала 3
                     I---------------------------------
                       0 - сброс

                            Рис.8

               Команда установки разряда маски
-----------------------------------------
 D7   D6   D5   D4   D3   D2   D1   D0
-----------------------------------------
  Не используются         I    I    I  Адрес канала
                          I   --------------------
                          I   I0    0 - канал 0  I
                          I   I0    1 - канал 1  I
                          I   I1    0 - канал 2  I
                          I   I1    1 - канал 3  I
                          I   --------------------
                          I 1 - установить маску
                          I-----------------------
                            0 - сбросить

                            Рис.9


                             27

                        469535.039 ТО


     В пассивном состоянии происходит опрос  входов  запросов
на  ПДП  и возможно взаимодействие с ЦП с помощью обычных ко-
манд ввода-вывода.
     4.3.7.3.  Контроллер может быть запрограммирован для вы-
полнения режимов ПДП, приведенных в табл.6.

                                                    Таблица 6
_____________________________________________________________
                     I
    Вид режима       I    Выполнение режима
_____________________I_______________________________________
                     I
 1.Режим одиночной   I Осуществляется передача одного  байта,
   передачи          I при  этом  содержимое  счетчика циклов
                     I ПДП  (CWR)  уменьшается,  а содержимое
                     I адресного регистра  (CAR)  уменьшается
                     I или   увеличивается  на  единицу.  Бит
                     I окончания передачи (ТС) в регистре ус-
                     I ловий устанавливается в единицу, когда
                     I содержимое CWR примет значение FFFFH.
                     I Вход DRQ должен поддерживаться в акти-
                     I вном состоянии до прихода сигнала DACK.
                     I Если DRQ остается активным и после пе-
                     I редачи одного байта, сигнал HRQ снима-
                     I ется, а новый цикл передачи возможен
                     I с приходом очередного сигнала HLDA.
                     I
 2.Режим блочной     I Циклы ПДП   осуществляются  до момента
   передачи          I установления бита ТС  в регистре усло-
                     I вий, т.е. когда счетчик циклов ПДП CWR
                     I примет значение FFFFH или передача ос-
                     I тановится по внешнему сигналу ТС/.
                     I Циклы передачи могут быть  возобновле-
                     I ны, если канал был запрограммирован на
                     I автоинициализацию.




                             28

                        469535.039 ТО


                                     Продолжение табл.6
_____________________________________________________________
                     I
    Вид режима       I    Выполнение режима
_____________________I_______________________________________
                     I
 3.Режим передачи по I Циклы ПДП продолжаются до тех пор, по-
   требованию        I ка не установится разряд ТС в регистре
                     I условий либо не снимется сигнал DRQ. В
                     I этом  режиме  передача может осуществ-
                     I ляться, пока внешнее устройство не за-
                     I кончит  передачу  информации.  Режим
                     I передачи память - память не  использу-
                     I ется.
                     I

     4.3.7.4. Тип передачи ПДП.
     Во всех режимах ПДП, указанных в табл.6 возможны три ос-
новных типа передачи:
     1) запись данных -  осуществляется  передача  данных  от
внешнего устройства к ОЗУ. Контроллер в этом случае активизи-
рует сигналы MWR/ и IOR/.
     2) чтение данных - осуществляется передача данных от ОЗУ
к внешнему устройству, активизируется сигналы MRD/ и IOW/.
     В случае проверки или псевдопередачи контроллер выполня-
ет действия такие же, как в цикле чтения/записи,  но  сигналы
управления  не  вырабатываются. В этом случае сигнал READY не
воспринимается.
     3) контроллер может быть запрограммирован для обслужива-
ния каналов с жестко заданным приоритетом либо с их цикличес-
ким изменением. При жестко заданном приоритете наивысший при-
оритет устанавливается за каналом с меньшим номером. При цик-
лическом изменении самый низкий приоритет присваивается кана-
лу  после его обслуживания. Это позволяет обслуживать все ка-
налы поочередно.




                             30

                        469535.039 ТО


     4.4. Программирование контроллера ПДП
     4.4.1. Программирование контроллера осуществляется от ЦП
командами ввода-вывода и возможно только в пассивном состоя-
нии или при наличии на выходе HLDA напряжения низкого уровня,
если даже присутствует сигнал HRQ. Начальную инициализацию
контроллера необходимо осуществить сразу же после включения
напряжения питания по всем каналам, если даже они не исполь-
зуются, загружая команды и константы. Адреса внутренних ре-
гистров контроллера определяются определяются кодом на выхо-
дах A3-A0.
     4.4.2.  В табл.7 показаны коды A3-A0 (номера портов вво-
да-вывода), соответствующие выполняемым командам ЦП.

                                                   Таблица 7
------------------------------------------------------------
 Номер портаI А3 А2 А1 А0 IКомандаI    Операция
------------I-------------I-------I-------------------------
   08Н      I 1  0  0  0  I Ввод  IЧтение регистра состояния
   08Н      I 1  0  0  0  I Вывод IЗапись  в  регистр команд
            I             I       Iуправления
   09Н      I 1  0  0  1  I Вывод IЗапись в регистр запросов
   0АН      I 1  0  1  0  I Вывод IУстановка  всех  разрядов
            I             I       Iмаски
   0ВН      I 1  0  1  1  I Вывод IЗапись  в  регистр режима
   ОСН      I 1  1  0  0  I Вывод IУстановка   режима  ввода
            I             I       Iмладшего байта
   ODH      I 1  1  0  1  I Ввод  IЧтение регистра временно-
            I             I       Iго хранения
   ODH      I 1  1  0  1  I Вывод IОбщий сброс
   OEH      I 1  1  1  0  I Вывод IСброс всех разрядов маски
   OFH      I 1  1  1  1  I Вывод IУстановка  разряда  маски

     4.4.3. В табл.8 приведены коды А3-А0 (номера портов вво-
да-вывода), соответствующие адресам регистров контроллера ПДП.





                             30

                        469535.039 ТО


                                                    Таблица 8
-------------------------------------------------------------
Номер портаI А3 А2 А1 А0 I Команда I    Операция
-----------I-------------I---------I-------------------------
   00Н     I 0  0  0  0  I  Вывод  IЗагрузка младшего/старше-
           I             I         Iго  байта  в регистры BAR
           I             I         Iи CAR канала 0
   00Н     I 0  0  0  0  I  Ввод   IЧтение   содержимого  CAR
           I             I         Iканала 0
   01Н     I 0  0  0  1  I  Вывод  IЗагрузка младшего/старше-
           I             I         Iго  байта в  регистры WCR
           I             I         Iи CWR канала 0
   01Н     I 0  0  0  1  I  Вывод  IЧтение  содержимого   CWR
           I             I         Iканала 0
   02Н     I 0  0  1  0  I  Вывод  IЗагрузка младшего/старше-
           I             I         Iго байта  в  регистры BAR
           I             I         Iи CAR канала 1
   02Н     I 0  0  1  0  I  Ввод   IЧтение   содержимого  CAR
           I             I         Iканала 1
   03Н     I 0  0  1  1  I  Вывод  IЗагрузка   младшего/стар-
           I             I         Iшего байта в регистры WCR
           I             I         Iи CWR канала 1
   03Н     I 0  0  1  1  I  Ввод   IЧтение   содержимого  CWR
           I             I         Iканала 1
   04Н     I 0  1  0  0  I  Вывод  IЗагрузка младшего/старше-
           I             I         Iго  байта  в регистры BAR
           I             I         Iи CAR канала 2
   04Н     I 0  1  0  0  I  Ввод   IЧтение   содержимого  CAR
           I             I         Iканала 2
   05Н     I 0  1  0  1  I  Вывод  IЗагрузка младшего/старше-
           I             I         Iго  байта  в регистры WCR
           I             I         Iи CWR канала 2
   05Н     I 0  1  0  1  I  Ввод   IЧтение   содержимого  CWR
           I             I         Iканала 2
   06Н     I 0  1  1  0  I  Вывод  IЗагрузка младшего/старше-
           I             I         Iго  байта в регистры  BAR
           I             I         Iи CAR канала 3


                             31

                        469535.039 ТО


                                         Продолжение табл.8
-------------------------------------------------------------
Номер портаI А3 А2 А1 А0 I Команда I    Операция
-----------I-------------I---------I-------------------------
   06Н     I 0  1  1  0  I  Ввод   IЧтение   содержимого  CAR
           I             I         Iканала 3
   07Н     I 0  1  1  1  I  Вывод  IЗагрузка   младшего/стар-
           I             I         Iшего байта в регистры WCR
           I             I         Iи CWR канала 3
   07Н     I 0  1  1  1  I  Ввод   IЧтение   содержимого  CWR
           I             I         Iканала 3

     Внимание!  Так  как костанты всегда представлены 16-раз-
рядным словом, их загрузка требует выполнения двух последова-
тельных операций вывода с одинаковым кодом  (номером  порта).
Внутренний  триггер управляет последовательностью ввода. Сна-
чала загружается младший байт, затем - старший.
     4.4.4. Регистр адреса сегмента ПДП
     4.4.4.1. Регистр адреса сегмента ПДП служит для формиро-
вания четырех старших разрядов адреса ADDR19 - ADDR16 в  цик-
лах  ПДП. Регистр представляет собой оперативное запоминающее
устройство (регистровое ОЗУ),состоящее из  четырех  4-битовых
ячеек с произвольным доступом (по количеству каналов ПДП).
     Запись информации в ячейки памяти  осуществляется  путем
обращения к портам ввода-вывода с адресами 80Н-83Н.
     Порт 80Н - канал 0 ПДП (не используется).
     Порт 81Н - канал 2 ПДП (гибкий диск).
     Порт 82Н - канал 3 ПДП (жесткий диск).
     Порт 83Н - канал 1 ПДП (зарезервирован).
     Назначение битов данных портов 80Н-83Н.
     Бит 0 - разряд адреса ADDR16.
     Бит 1 - разряд адреса ADDR17.
     Бит 2 - разряд адреса ADDR18.
     Бит 3 - разряд адреса ADDR19.
     Биты 4-7 - не используются.
     4.5. Контроллер прерываний
     4.5.1.   Контроллер  прерываний  выполнен  на  базе  БИС


                             32

                        469535.039 ТО


КР1810ВН59А, называемой программируемым контроллером прерыва-
ний (ПКП), обеспечивающей  наиболее  эффективную  реализацию
системы векторных прерываний микропроцессора ВМ86.
     4.5.2. В табл.9 приведены уровни запросов прерывания в
соответствии с источниками запросов, используемыми в ЭВМ.



                                                   Таблица 9

- ----------------------------------------------------------
Уровень   IВектор     I   Источник запроса прерывания
запроса   Iпрерывания I-------------------------------------
прерыванияI(шестнадца-IСистемная плата I  Канал ввода-вывода
          Iтиричный)  I                I
----------I-----------I----------------I--------------------
  IRQ0    I     8     IСистемный       I  Отсутствует
          I           Iтаймер (канал 0)I
----------I-----------I----------------I--------------------
 IRQ1     I     9     IКонтроллер      I  Отсутствует
          I           Iклавиатуры      I
----------I-----------I----------------I--------------------
  IRQ5    I     D     IОтсутствует     IАдаптер I Контроллер
          I           I                I        I жестких
          I           I                IдисковыхI дисков
----------I-----------I----------------I        I-----------
  IRQ6    I     E     I Отсутствует    Iнакопи- I Контроллер
          I           I                I        I гибких
          I           I                Iтелей   I дисков










                             33

                        469535.039 ТО

                                      Продолжение табл.9

- ----------------------------------------------------------
Уровень   IВектор     I   Источник запроса прерывания
запроса   Iпрерывания I-------------------------------------
прерыванияI(шестнадца-IСистемная плата I  Канал ввода-вывода
          Iтиричный)  I                I
----------I-----------I----------------I--------------------
  IRQ2*   I     A     I                I Пользовательский
----------I-----------I                I---------------------
          I           I                IАдаптер IПоследовате-
  IRQ3*   I     B     I    Часы-       I        Iльный порт
          I           I  календарь     Iинтер-  I "RS-232C"
----------I-----------I     с     *    I        I------------
          I           I  батареей      Iфейсный IПоследовате-
  IRQ4*   I     C     I                I        Iльный порт
          I           I                I        I "RS-232C"
----------I-----------I                I        I------------
          I           I                I        IПараллельный
  IRQ7*   I     F     I                I        I  порт
          I           I                I        I"CENTRONICS"


   * - Выбор уровня запроса прерывания определяется наличием
соответствующей перемычки в колодке S1 на системной плате:
     Перемычки 1 - 2   - IRQ7
               3 - 4   - IRQ2
               5 - 6   - IRQ3
               7 - 8   - IRQ4
     4.5.3. Работа ПКП.
     Один или несколько запросов на прерывание (переход из 0
в 1) подаются на входы IR0-IR7 ПКП и запоминаются в регистре
запросов IRR (Interrupt Reguest Register). Регистр обслужива-
ния ISR (Intservice Register) хранит все запросы, которые в
данное время находятся в стадии обработки. Регистр маски IMR
(Interrupt Mask Register) используется для маскирования от-
дельных уровней. Запрет некоторого уровня соответствует еди-
нице в соответствующем разряде IMR.


                             34

                        469535.039 ТО


     Приоритетная логика выбирает запрос с наивысшим приори-
тетом из числа поступивших и сравнивает его с текущим приори-
тетом запросов, находящихся на обслуживании. При превышении
последнего ПКП генерирует сигнал INTR, поступающий на микроп-
роцессор. Микропроцессор подтверждает прием запроса INTR ге-
нерацией строба INTA/, под воздействием которого запрос с
высшим приоритетом из IRR фиксируется в соответствующем раз-
ряде ISR. Принятый к обслуживанию IRR-бит сбрасывается и при-
ем нового запроса разрешается. Микропроцессор генерирует сле-
дующий цикл подтверждения прерывания INTA, в течение которого
принимает по линиям AD7-AD0 от ПКП вектор обслуживаемого зап-
роса прерывания.
     Установленный  в ISR бит остается в состоянии 1 до окон-
чания процедуры обслуживания. В конце процедуры в ПКП  должна
быть  передана  специальная команда окончания прерывания EOI,
которая сбрасывает соответствующий ISR-бит. До тех пор,  пока
некоторый  ISR-бит установлен, все запросы с равным или мень-
шим приоритетом игнорируются. В то же время запросы  с  более
высоким приоритетом приводят к генерации сигнала INTR, иници-
ируя вложенные прерывания микропроцессора.
     4.5.4. Программирование ПКП
     4.5.4.1. Программирование  осуществляется  двумя  типами
управляющих слов: командами инициализации ICW (Initialization
Command Word) и управления OCW (Operation Command Word).
     4.5.4.2. Команды инициализации ICW1-ICW4 загружаются пе-
ред  началом работы и служат для установки БИС ПКП в исходное
состояние. Команда инициализации ICW3 используется  в  случае
каскадного  включения нескольких ПКП. В автономном режиме ра-
боты данная команда игнорируется.
     4.5.4.3. Команды управления OCW1-OCW3 могут быть переда-
ны в ПКП в  любое  время  после  окончания  инициализации.Они
предназначены  для оперативного управления работой контролле-
ра.
     4.5.4.4. Инициализация контроллера осуществляется в  со-
ответствии с процедурой, приведенной на рис.10.




                             35

                        469535.039 ТО

       Последовательность инициализации ПКП КР1810ВН59А

           А0  D7  D6  D5  D4  D3   D2   D1  D0
          ---------------------------------------
 Порт 20Н I 0 I Х I Х I Х I 1 ILTIMIADIISNGLIIC4I ICW1
          ---------------------------------------
                            I
          ---------------------------------------
 Порт 21Н I 1 IT7 IT6 IT5 IT4 IT3  I Х I Х  I Х I ICW2
          ---------------------------------------
              Да            ^
 --------------------< ICW1.SNGL=1
 I                     Нет  I
 I                          ^
 I                 Нет     Вход      Да
 I              -------< SP/EN=0 >-------
 I Порт 21Н ICW3I для ведущего          I
 I-----------------------------         I
 II 1IS7IS6IS5IS4IS3IS2IS1IS0 I         I
 I-----------------------------         I
 I              I    Порт 21Н  ICW3 для I  ведомого
 I              I   --------------------------------
 I              I   I 1I0 I0 I0 I0 I0 IID2IID1IID0 I
 I              I   -------------------------------
 I              I                       I
 ----------------------------------------
               Нет          ^
     -----------------< ICW1.IC4=1
     I                      I Да
     I     Порт 21Н         I
     I    ---------------------------------------
     I    I 1 I 0 I 0 I 0 ISFNMIBUFIM/SIAEOIIMPMI ICW4
     I    ---------------------------------------
     -----------------------I
                    ------------------
                    I Режим  строгогоI
                    I    вложения    I
                    ------------------
                           Рис.10

                             36

                        469535.039 ТО


     4.6. Системный таймер
     4.6.1.  Программируемый интервальный таймер (ПИТ) выпол-
нен на базе БИС КР580ВИ53 и предназначен для генерации точных
временных интервалов под программным контролем.
     4.6.2. По отношению к микропроцессору таймер может расс-
матриваться  как устройство ввода-вывода с портами 40Н-43Н. В
состав БИС входят три 16-разрядных вычитающих счетчика с час-
тотой синхронизации 1,1931817 МГц.
     4.6.3. Таймер вырабатывает три выходных сигнала: OUT0 -
это сигнал прерывания IRQ0 частотой 18,2 Гц, используемый для
работы встроенных часов; OUT1 - это 15-микросекундный импуль-
сный синхронизирующий сигнал, используемый для инициализации
запроса по нулевому каналу контроллера ПДП с целью запуска
цикла регенерации динамического ОЗУ; OUT2 - это сигнал прямо-
угольной формы, посылаемый на громкоговоритель. Частота сиг-
нала OUT2 может изменяться под управлением соответствующей
программы.
     4.6.4.  Работа  каналов  0 и 1 таймера всегда разрешена.
Разрешение работы канала 2  таймера  осуществляется  разрядом
РВ0  (порт  61Н)  программируемого  параллельного интерфейса,
входящего в состав контроллера клавиатуры.
     4.6.5. Перед началом работы каждый канал системного тай-
мера должен быть  инициализирован  посылкой  соответствующего
слова   состояния.  Формат  управляющего  слова  приведен  на
рис.11.














                             37

                        469535.039 ТО


              Формат управляющего слова 580ВИ53

             -------------------------
    Порт 43Н ID7ID6ID5ID4ID3ID2ID1ID0I CW
             -------------------------
              I  I  I  I  I  I  I  I  0 - двоичный код
              I  I  I  I  I  I  I  ------------------- код
              I  I  I  I  I  I  I     1 - 2/10 код
              I  I  I  I  I  I  I  режим работы
              I  I  I  I ---------------------
              I  I  I  I I0  0  0  I режим 0 I
              I  I  I  I I0  0  1  I режим 1 I
              I  I  I  I IХ  1  0  I режим 2 I
              I  I  I  I IХ  1  1  I режим 3 I
              I  I  I  I I1  0  0  I режим 4 I
              I  I  I  I I1  0  1  I режим 5 I
              I  I  I  I ---------------------
              I  I  I  I    чтение(загрузка)
              I  I ------------------------------
              I  I I0  0 I Защелкивание         I
              I  I I0  1 I Чт/Зп младшего байта I
              I  I I1  0 I Чт/Зп старшего байта I
              I  I I1  1 I Чт/Зп слова          I
              I  I ------------------------------
              I  I      канал
            ---------------------------
            I 0  0 I Выбор счетчика 0 I
            I 0  1 I Выбор счетчика 1 I
            I 1  0 I Выбор счетчика 2 I
            I 1  1 I Недопустимо      I
            ---------------------------

                           Рис.11





                             38

                        469535.039 ТО


     4.6.6.  Связь  таймера с микропроцессором осуществляется
через двунаправленную 8-разрядную шину данных LDAT7-LDAT0 под
управлением пяти сигналов PADR0, PADR1, PITS/, LIOR/ и  LIOW/
в соответствии с табл.10.


                                                 Таблица 10

 ----------------------------------------------------------
 PADR1IPADR0ILIOR/ILIOW/IPITS/I  Операция         I Порт
 -----I-----I-----I-----I-----I-------------------I--------
  0   I  0  I  0  I  1  I  0  I D <- Счетчик 0    I 40Н
  0   I  1  I  0  I  1  I  0  I D <- Счетчик 1    I 41Н
  1   I  0  I  0  I  1  I  0  I D <- Счетчик 2    I 42Н
  1   I  1  I  0  I  1  I  0  I Нет операции      I  -
  0   I  0  I  1  I  0  I  0  I Счетчик 0 <- D    I 40Н
  0   I  1  I  1  I  0  I  0  I Счетчик 1 <- D    I 41Н
  1   I  0  I  1  I  0  I  0  I Счетчик 2 <- D    I 42Н
  1   I  1  I  1  I  0  I  0  I Управление <- D   I 43Н
  Х   I  Х  I  1  I  1  I  0  I Нет операции      I  -
  Х   I  Х  I  Х  I  Х  I  1  I Нет операции      I  -





     При двухбайтовом формате данных операция  со  счетчиками
выполняется  дважды:  сначала  записывается  или  считывается
младший байт, затем - старший.
     4.6.7. Каждый канал может быть запрограммирован на  один
из  шести  режимов работы в соответствии с загруженным в него
управляющим словом.Описание режимов приведено в табл.11.







                             39

                        469535.039 ТО


                                                  Таблица 11
____________________________________________________________
               I
Номер режима и I       Выполнение режима
его назначение I
_______________I____________________________________________
               I
Режим 0        IПо окончании  записи управляющего слова CW на
(прерывание по Iвыходе  OUT устанавливается 0. После загрузки
  окончанию    Iсчетчика, последний начинает вычитать по каж-
  счёта)       Iдому срезу тактового импульса. При переходе в
               I0 на  выходе  OUT  устанавливается 1.  Работа
               Iсчетчика при этом не останавливается. Переза-
               Iпуск канала производится при загрузке в счет-
               Iчик новых данных. Запись первого байта  оста-
               Iнавливает счет, второй  байт  запускает новый
               Iсчет. Вход G (GATE) разрешает счет при  высо-
               Iком и запрещает при низком уровне напряжения.
               I
Режим 1        IВыход OUT устанавливается в 0 по первому сре-
(программиру-  Iзу тактового импульса после фронта на входе G
емый одновибра-Iи  счетчик  начинает счет. При переходе счет-
тор)           Iчика в 0 на выходе OUT устанавливается 1. Пе-
               Iрезагрузка счетчика во время счета не изменя-
               Iет длительности текущего импульса.  Появление
               Iнового фронта на входе G  перезапускает счет-
               Iчик с новым или старым значением. Чтение  со-
               Iдержимого счетчика возможно в любое время.
               I
Режим 2        IВыход OUT=0 только в течение  одного  периода
(делитель      Iтактового импульса, который определяется  со-
 частоты)      Iдержимым  счётчика.  Перезагрузка счётчика не
               Iприводит к  изменению  длительности  текущего
               Iпериода,  но влияет на длительность последую-
               Iщего. При подаче  на   управляющий вход  G  0
               I(напряжение низкого уровня) осуществляется пе-
               Iреход в 1 выхода OUT. Фронт на входе G запус-


                             40

                        469535.039 ТО


                                         Продолжение табл.11
____________________________________________________________
               I
Номер режима и I       Выполнение режима
его назначение I
_______________I____________________________________________
               I
               Iкает счётчик из начального состояния.
               I
Режим 3        IНа выходе OUT 1 будет сохраняться до тех пор,
(генератор     Iпока  не закончится одна половина счета. При
прямоугольных  Iнечетном содержимом  счетчика на  протяжении
импульсов)     I(N+1)/2 тактов на выходе  удерживается  нап-
               Iряжение  высокого  уровня  и   на протяжении
               I(N-1)/2 тактов -  напряжение низкого  уровня.
               IПри  перезагрузке  счетчика  новое  значение
               Iскажется на результатах работы только при пе-
               Iреходе выхода OUT в другое состояние.
               I
Режим 4        IПосле записи управляющего слова на выходе OUT
(программная   Iустанавливается  напряжение высокого  уровня.
 задержка      IЗапуск счетчика осуществляется после  его за-
 строба)       Iгрузки. При достижении 0 на выходе OUT  гене-
               Iрируется импульс длительностью в один  период
               Iтактового импульса,а счетчик продолжает рабо-
               Iтать. Перезагрузка  счетчика  во  время счета
               Iприводит к перезапуску счетчика.   Напряжение
               Iнизкого уровня  на  входе  G приостанавливает
               Iсчет.
               I
Режим 5        IСчетчик  начинает  работать только по  фронту
(аппаратная    Iна входе G.Новый фронт перезапускает  текущий
 задержка      Iсчет.  В  остальном  режиме подобен  предыду-
 строба)       Iщему.





                             41

                        469535.039 ТО


     4.6.7.1. Во всех режимах сигнал на входе G (GATE)  явля-
ется управляющим: запрещает вход низким уровнем и (или) пере-
запускает фронтом. Функции входа G приведены в табл.12.

                                                    Таблица 12
--------------------------------------------------------------
Режим I Переход в 0 I Переход в 1 I Напряжение высокого уровня
------I-------------I-------------I---------------------------
  0   I Запрет счетаIНет операции I Разрешение счета
------I-------------I-------------I---------------------------
  1   I Нет операци IЗапуск с пе- I
      I             Iреходом OUT  I Нет операции
      I             I в 0         I
------I-------------I-------------I---------------------------
 2, 3 I Запрет счетаI             I
      Iс установкой I Запуск счетаI Разрешение счета
      I OUT в 1     I             I
------I-------------I-------------I---------------------------
  4   I Запрет счетаI Нет операцииI Разрешение счета
------I-------------I-------------I---------------------------
  5   I Нет операцииI Запуск счетаI Нет операции


     4.6.7.2. Аппаратная реализация системного таймера в пер-
сональной ЭВМ "Поиск-2" такова, что на управляющем входе
счетчиков каналов 0 и 1 установлено напряжение высокого уров-
ня. При инициализации канал 0 настраивается на работу в режи-
ме 3, а канал 1 - на работу в режиме 2.
     4.6.7.3. Выбор режима работы канала 2 и  его  управление
предоставляется пользователю.
     4.6.7.4.  Контроль  текущего  состояния  счетчиков может
быть осуществлен двумя методами:
     - первый метод состоит в обычном чтении 1-2 байтов  выб-
ранного  счетчика.  Для устойчивого чтения текущего состояния
счетчика функция счета может быть подавлена с помощью входа G
или внешним запретом  тактовых  импульсов.  Сначала  читается
младший,  затем  старший  байт.  Если формат данных обмена со


                             42

                        469535.039 ТО


счетчиком - слово, то оба байта должны быть считаны до подачи
на данный счетчик новой команды;
     - второй метод заключается в чтении содержимого счетчика
"на лету" - без запрета его работы. Для этого  в  ПИТ  должна
быть послана специальная команда защелкивания, в которой ука-
зывается  выбранный  счетчик. По команде защелкивания текущее
состояние выбранного счетчика записывается в специальный  ре-
гистр, что не мешает работе последнего.
     Следующая за командой операция чтения приводит регистр в
исходное состояние.Операция чтения подвержена тем же  ограни-
чениям, что и в предыдущем случае.
     4.7. Контроллер клавиатуры
     4.7.1. В состав контроллера клавиатуры входит программи-
руемый  параллельный  интерфейс,  8-разрядный  последователь-
но-параллельный регистр и логика управления и синхронизации.
     4.7.2. Работа контроллера клавиатуры.
     Контроллер принимает от клавиатуры код сканирования и
сигналы синхронизации по стандартному интерфейсу. Назначение
линий интерфейса приведено в табл.12. Блок клавиатуры сооб-
щает схеме ввода с клавиатуры о своей готовности послать код
сканирования клавиши тем, что выдает логическую 1 на своей
линии КВ DATA в течение 0,2 мс. Затем он посылает 8-битную
последовательность кода сканирования, начиная с младшего би-
та, каждый бит через 0,1 мс.
     4.7.2.1. Задержанный сигнал синхронизации клавиатуры вы-
дается на линию KB CLK и  поступает  на  информационный  вход
сдвоенного  D-триггера,  чтобы  выработать синхронизированный
входной сигнал для 8-разрядного последовательно-параллельного
регистра (ИР24). Тактировка D-триггера осуществляется  сигна-
лом  синхронизации TIMCLK (F=1,1931 МГц). Когда последний бит
8-разрядного кода сканирования  последовательно  сдвинется  в
регистре,  тот  вырабатывает  сигнал на своей линии QH`. Этот
сигнал попадает на вход данных D-триггера, с выхода  которого
синхронизированный  сигнал активизирует линию запроса на пре-
рывание IRQ1.
     4.7.2.2. Запрос на прерывание IRQ1 посылается программи-
руемому контроллеру прерываний 1810ВН59А, который  генерирует


                             43

                        469535.039 ТО


выходной  сигнал INTR. Этот сигнал воспринимается процессором
1810ВМ86. После приема вектора  прерывания  (INT9)  процессор
вызывает подпрограмму обработки прерывания INT9 из BIOS.
     4.7.2.3. Данная подпрограмма приводит к считыванию кода
сканирования в порт А (60Н) программируемого параллельного
интерфейса 580ВВ55А. Код сканирования преобразуется подпрог-
раммой BIOS`a в ASCII - код для выбора символа.Код сканирова-
ния и код символа (ASCII) хранятся в 16-символьном буфере.
INT9 также сбрасывает запрос на прерывание, так что становит-
ся возможным появление другого системного прерывания.
     4.7.2.4. ASCII символ и код сканирования для одного  на-
жатия   клавиши  считывается  из  буфера  другим  прерыванием
(INT16). Сигнал INT16 вызывается программой или  операционной
системой. Когда выполняемая программа или операционная систе-
ма ждет ввода, который требует работы с клавиатурой, то выра-
батывается  сигнал  INT16. Он заставляет BIOS выполнить подп-
рограмму ввода/вывода с клавиатуры. Программа ввода с клавиа-
туры читает буфер клавиатуры, пока  не  найдет  код  символа.
Тогда  она  помещает  каждый код (ASCII и сканирования) в ре-
гистр процессора 1810ВМ86. Затем подпрограмма считывает  ста-
тус  данных для определения, не нажаты ли специальные клавиши
(Ctrl, Alt, Shift). Наконец она  посылает  ASCII-код  символа
вызывающей его программе. Эта программа использует символ как
символьную  строку или числовой ввод, смотря по назначению, и
посылает символ на  активное  устройство  вывода  (экран  или
принтер).
     При  вводе  паролей нажатая клавиша на устройстве вывода
не отображается.
     4.7.3. Программируемый параллельный интерфейс (ППИ) кро-
ме приема кода сканирования клавиатуры выполняет ряд дополни-
тельных  функций.  Назначение сигналов портов ППИ приведено в
табл.13, 14.







                             44

                        469535.039 ТО


                                                   Таблица 13
-------------------------------------------------------------
  Порт 60Н        I      Порт 61Н       I    Порт 62Н
------------------I---------------------I--------------------
PA0 I             IPB0 I GATE2          IPC0 IНе используется
РA1 I Код         IPB1 I SEN            IPC1 I -"-
РA2 I сканированияIPB2 I Не используктсяIPC2 I -"-
PA3 I клавиатуры  IPB3 I IREN/          IPC3 I -"-
PA4 I             IPB4 I Не используетсяIPC4 I -"-
PA5 I             IPB5 I -"-            IPC5 I OUT2
PA6 I             IPB6 I EN KB          IPC6 I -"-
PA7 I             IPB7 I CLR KB         IPC7 I -"-



                                                  Таблица 14
-------------------------------------------------------------
Наименование I Номер I          Выполнение функций
порта        I бита  I
-------------------------------------------------------------
Порт 61Н     IБит 0  IУправление работой канала 2 системного
             IGATE2  Iтаймера.
             I       I
             IБит 1  IРазрешение прохождения звукового сигна-
             I SEN   Iла.
             I       I
             IБит 2  IЗарезервирован.
             I       I
             IБит 3  IНапряжение низкого уровня сигнала разре-
             IIREN/  Iшает запрос на прерывание от часов  ре-
             I       Iального времени с батареей.
             I       I
             IБиты   I
             I4, 5   IЗарезервированы.
             I       I
             IБит 6  I
             IENKB   IУправление линией КВ CLK интерфейса


                             45

                        469535.039 ТО


                                    Продолжение табл.14
------------------------------------------------------------
Наименование I Номер I          Выполнение функций
порта        I бита  I
------------------------------------------------------------
             I       Iклавиатуры:
             I       I    1 - разрешает;
             I       I    2 - блокирует.
             I       I
             IБит 7  I
             ICLRKB  IУправление контроллером клавиатуры;
             I       I    0 - разрешает работу;
             I       I    1 - сбрасывает запрос на прерывание
             I       I    IRQ1 и очищает сдвиговый регистр.
_____________I_______I______________________________________
             I       I
Порт 62Н     IБиты   IЗарезервированы.
             I1-4,6,7I
             I       I
             IБит 6  IЧтение выходного сигнала канала 2 сис-
             IOUT2   Iтемного таймера.



     4.7.3.1. Перед началом работы ППИ должен быть  инициали-
зирован  посылкой  управляющего  слова в регистр режима (порт
63Н). Формат управляющего слова приведен на рис.12.
     4.7.3.2. При инициализации ППИ все  каналы  должны  быть
настроены на работу в режиме 0 (простой ввод-вывод):
     канал А - ввод;
     канал В - вывод;
     канал С - ввод.







                             46

                        469535.039 ТО



              Формат управляющего слова 580ВВ55А


     -------------------------------------------------
      D0 I-->I PC0 - PC3    1 - ввод
     ----I   I              0 - вывод
         I   I----------------------------------------
      D1 I-->I PB0 - PB7    1 - ввод
     ----I   I              0 - вывод
         I   I----------------------------------------
      D2 I-->I Режим        0 - режим 0  (PC0 - PC3)
     ----I   I канала В     1 - режим 1
         I   I----------------------------------------
      D3 I-->I PC4 - PC7    1 - ввод
     ----I   I              0 - вывод
         I   I----------------------------------------
      D4 I-->I PA0 - PA7    1 - ввод
         I   I----------------------------------------
      D5 I-->I Режим        00 - режим 0  (PC4 - PC7)
         I   I канала А     01 - режим 1
      D6 I   I              1Х - режим 2
     ----I   -----------------------------------------
         I
      D7 I =1


                           Рис.12










                             47

                        469535.039 ТО


     4.8. Часы - календарь с батареей
     4.8.1. Энергонезависимые часы реального времени с бу-
дильником, календарем и ОЗУ общего назначения емкостью пять-
десят байт реализованы на базе БИС КР512ВИ1.
     4.8.2.  Малая  потребляемая  мощность  позволяет питать
микросхему от автономного источника (батареи),  сохраняя  при
отключении основного источника питания микропроцессорной сис-
темы правильный ход часов и информацию, занесенную во внутре-
нее ОЗУ.
     4.8.3. Для микропроцессорной системы микросхема КР512ВИ1
представляется как шестьдесят четыре восьмиразрядные ячейки
памяти, имеющие адреса от 00Н до 3FH.
     4.8.4. Распределение памяти показано в табл.15. Возможны

                                                  Таблица 15
------------------------------------------------------------
   Адрес     I     Возможность    I            Данные
             I      доступа       I
-------------I--------------------I-------------------------
   ООН       I      R / W         I      Cекунды
   О1Н       I      R / W         I      Секунды (будильник)
   О2Н       I      R / W         I      Минуты
   О3Н       I      R / W         I      Минуты (будильник)
   О4Н       I      R / W         I      Часы
   О5Н       I      R / W         I      Часы (будильник)
   О6Н       I      R / W         I      День недели
   О7Н       I      R / W         I      День месяца
   О8Н       I      R / W         I      Месяц
   О9Н       I      R / W         I      Год
-------------I--------------------I--------------------------
   ОAН       I      R / W         I      Регистр А
   ОBН       I      R / W         I      Регистр B
   ОCН       I      R / O         I      Регистр C
   ОDН       I      R / W         I      Регистр D
-------------I--------------------I--------------------------
 OEH - 3FH   I      R / W         I   OЗУ общего назначения


                             48

                        469535.039 ТО


запись и чтение любой ячейки за следующими исключениями:
     - по адресам 0СН, ОDН возможно только чтение;
     - старшие разряды по адресам ООН и ОАН можно только счи-
       тывать.
     4.8.5. Микропроцессорная система устанавливает начальные
значения времени и даты, записывая их в соответствующие ячей-
ки микросхемы, и получает информацию о текущем времени,считы-
вая эти ячейки.
     4.8.6. Микросхема связана с процессором через двунаправ-
ленную мультиплексированную шину адреса/данных (АD0-AD7). Для
управления записью и считыванием информации служат входы  СЕ/
(выбор  микросхемы),  АS  (строб адреса), DS (строб данных) и
R/W (чтение/запись).
     4.8.6.1. Когда на входе СЕ/ установлен  высокий  уровень
напряжения,  шина  АD, входы DS и R / W отключены от шин про-
цессора.
     4.8.6.2. Низкий уровень должен быть установлен на  входе
СЕ/ во время действия импульса АS и сохраняться неизменным во
время цикла записи или чтения.
     4.8.6.3.  Сигнал  АS  подается в виде положительного им-
пульса во время наличия информации об адресе на шине АD.  Ад-
рес записывается во внутренний буфер микросхемы по срезу это-
го  импульса. В этот же момент анализируется уровень напряже-
ния сигнала на входе DS и в зависимости от него  устанавлива-
ется дальнейший режим работы входов DS и R / W:
     1) если этот уровень был низким, то во время положитель-
ного импульса DS данные будут считаны из микросхемы или запи-
саны в нее.
     2) направление передачи определяется уровнем напряжения
на входе R / W во время действия импульса DS. Высокий уровень
означает чтение из микросхемы, низкий - запись в нее.
     4.8.6.4.  Выход  IRQ (запрос на прерывание) предназначен
для сигнализации процессору о том, что внутри микросхемы про-
изошло событие, требующее программной обработки.`Таким  собы-
тием  может  быть  окончание процесса обновления информации о
времени в соответствующих ячейках микросхемы (оно производит-
ся автоматически каждую секунду) или стабатывания будильника.
     4.8.6.5. Вход RES/ (сброс) предназначен для установки  в


                             49

                        469535.039 ТО


исходное  состояние узлов микросхемы, ответственнных за связь
с микропроцессорной системой. При низком уровне на входе RES/
никакое вмешательство в работу микросхемы со стороны  процес-
сора  невозможно.  На ход часов, календарь и содержимое ячеек
ОЗУ этот вход не влияет. Низкий уровень на нем должен поддер-
живаться не менее 5 мкс после подачи напряжения питания.
     4.8.6.6. Основное  назначение  входа  PS  (датчик  пита-
ния)-контроль непрерывности подачи питающего напряжения. Низ-
кий  уровень  напряжения  на этом входе должен сохраняться не
менее 5 мкс после возобновления подачи питания.  При  этом  в
старший  разряд  регистра  D автоматически записывается ноль.
Единицу можно установить только считыванием  этого  регистра.
Это  позволяет процессору определить, не снималось ли питание
с микросхемы и достоверна ли содержащаяся в ней информация.
     4.8.6.7. Для управления работой микросхемы и анализа  ее
состояния  предназначены  регистры A-D. Формат этих регистров
приведен в табл.16, а назначение отдельных разрядов  описыва-
ется ниже.
                                                  Таблица 16
------------------------------------------------------------
Адрес I  D7  I  D6  I D5  I  D4  I D3   I D2  I D1    I D0
------I------I------I-----I------I------I-----I-------I-----
0AH   I VIP* I  DV2 I DV1 I  DV0 I RS3  I RS2 I RS1   I RS0
------I------I------I-----I------I------I-----I-------I-----
0ВР   I  SET I  PIE I AIE I  UIE I SQWE I DM  I 24/12 I DSE
------I------I------I-----I------I------I-----I-------I-----
0CH   IIRQF* I PF*  I AF* I VF*  I 0*   I 0*  I 0*    I 0*
------I------I------I-----I------I------I-----I-------I-----
0DH   I VRT* I  0*  I 0*  I  0*  I 0*   I 0*  I 0*    I 0*

     Примечания.  1. Из разрядов, помеченных * ,  процессор
                  может только считывать информацию.
                  2.Описание работы регистров A-D приведено
                  в табл.17.





                             50

                        469535.039 ТО


                                                 Таблица 17
-------------------------------------------------------------
Обозна- IРазрядIСодержимоеI
чение   I      Iразряда   I      Выполнение функций
регистраI      I          I
-------------------------------------------------------------
   A    I  D7  I VIP      IЕдиница в этом  разряде  означает,
        I      I          Iчто происходит или начнется менее
        I      I          Iчем через 244 мкс  обновление  ин-
        I      I          Iформации о  времени. Длительность
        I      I          Iцикла обновления 1984 мкс при так-
        I      I          Iтовой частоте 32 768 Гц. VIP можно
        I      I          Iтолько считывать,на него не дейст-
        I      I          Iвует  сигнал RESET. Записав едини-
        I      I          Iцу в  разряд  SET регистра В,можно
        I      I          Iзапретить обновление и  тем  самым
        I      I          Iсбросить VIP.
        I      I          I
        ID6-D4 IDV0-DV2   IУстанавливается режим работы внут-
        I      I          Iреннего делителя  частоты в  соот-
        I      I          Iветствии  с  используемой  опорной
        I      I          Iчастотой (см.табл.18 ).
        I      I          I
        ID0-D3 IRS0-RS3   IУстанавливают  частоту  сигнала на
        I      I          Iвыходе  SQW  (вывод 23)  и  период
        I      I          Iповторения  периодических прерыва-
        I      I          Iний (см.табл.19).
        I      I          I
   B    I D7   I SET      IЕсли в этом разряде  записан ноль,
        I      I          Iто  каждую    секунду  выполняется
        I      I          Iцикл обновления информации о теку-
        I      I          Iщем времени  и сравнения  текущего
        I      I          Iвремени с заданным  временем  сра-
        I      I          Iбатывания  будильника. Единица  в
        I      I          Iэтом разряде запрещает обновление,
        I      I          Iдавая  возможность  записать в ре-
        I      I          Iгистр времени, календаря и будиль-


                             51

                        469535.039 ТО


                                         Продолжение табл.17
-------------------------------------------------------------
Обозна- IРазрядIСодержимоеI
чение   I      Iразряда   I      Выполнение функций
регистраI      I          I
-------------------------------------------------------------
        I      I          Iника начальные значения.
        I      I          I
        I  D6  I PIE      IРазрешение прерываний с  периодом,
        I      I          Iзадаваемым разрядом RS0-RS3 регис-
        I      I          Iтра А. Может быть сброшен сигналом
        I      I          IRES/.
        I      I          I
        I  D5  I АIE      IРазрешение прерываний от будильни-
        I      I          Iка.Может  быть  сброшен  сигналом
        I      I          IRES/.
        I      I          I
        I  D4  I VIE      IРазрешение прерываний  по оконча-
        I      I          Iнии цикла обновления.
        I      I          IМожет быть сброшен сигналом RES/.
        I      I          I
        I  D3  I SOWE     IРазрешение выдачи сигнала на выход
        I      I          ISOW. Может быть сброшен сигналом
        I      I          IRES/.
        I      I          I
        I  D2  I DM       IЕдиница в этом  разряде  означает,
        I      I          Iчто  данные о времени и дате пред-
        I      I          Iставлены в двоичном  виде,  ноль -
        I      I          Iв   двоично-десятичном.   Значение
        I      I          Iэтого  разряда нельзя изменять без
        I      I          Iповторной  записи начальных значе-
        I      I          Iний в ячейки времени и календаря.
        I      I          I
        I  D1  I 24/12    IУстанавливает  24-часовый (1)  или
        I      I          I12-часовый  режим счета   времени.
        I      I          IВ 12-часовом режиме   время  после
        I      I          Iполудня (РМ) отмечается единицей в


                             52

                        469535.039 ТО


                                         Продолжение табл.17
-------------------------------------------------------------
Обозна- IРазрядIСодержимоеI
чение   I      Iразряда   I      Выполнение функций
регистраI      I          I
--------------------------------------------------------------
        I      I          Iстаршем  разряде   регистра  часов
        I      I          I(адрес 04Н).                                                        стр А:
        I      I          I
        I  D0  I DSE      IРазрешение автоматического перехо-
        I      I          Iда на летнее время. Когда  в  этом
        I      I          Iразряде записана единица, то в по-
        I      I          Iследнее воскресенье  апреля  после
        I      I          I01 ч 59 мин 59 с  автоматически ус-
        I      I          Iтанавливается 03 ч 00 мин  00 с, а
        I      I          Iв последнее  воскресенье   октября
        I      I          Iпосле  01 ч  59 мин  59 с  следует
        I      I          I01 ч 00 мин  00 с.Следует помнить,
        I      I          Iчто моменты перехода с зимнего на
        I      I          Iлетнее время и обратно не совпада-
        I      I          Iют с принятыми в СССР.
        I      I          I
  C     I  D7  I IRQF     IФлаг запроса прерываний.  Устанав-
        I      I          Iливается в  единицу при выполнении
        I      I          Iусловия: PEхPIE+AFхAIE+VFхVIE = 1.
        I      I          IОдновременно  с  установкой IRQF=1
        I      I          Iна выходе IRQ устанавливается низ-
        I      I          Iкий уровень.Флаг сбрасывается пос-
        I      I          Iле чтения регистра С, или сигналом
        I      I          IRES/.
        I      I          I
        I   D6 I   PF     IУстанавливается в единицу  фронтом
        I      I          Iсигнала   на   выходе  внутреннего
        I      I          Iделителя  частоты,   выбранного  в
        I      I          Iсоответствии с  разрядами  RS0-RS3
        I      I          Iрегистра А.Флаг  сбрасывается пос-
        I      I          Iле  чтения регистра С или сигналом


                             53

                        469535.039 ТО


                                         Продолжение табл.17
-------------------------------------------------------------
Обозна- IРазрядIСодержимоеI
чение   I      Iразряда   I      Выполнение функций
регистраI      I          I
-------------------------------------------------------------
        I      I          IRES/.
        I      I          I
        I   D5 I   AF     IУстанавливается  в   единицу   при
        I      I          Iсовпадении текущего времени с вре-
        I      I          Iменем в регистрах будильника. Флаг
        I      I          Iсбрасывается после чтения регистра
        I      I          IС или сигналом RES/.
        I      I          I
        I   D4 I   UF     IУстанавливается  в  единицу  после
        I      I          Iокончания каждого цикла обновления.
        I      I          IФлаг сбрасывается после чтения ре-
        I      I          Iгистра  С или сигналом RES/.
        I      I          I
 D      I   D7 I  VRT     IВ  этом   разряде  устанавливается
        I      I          Iноль при низком  уровне  на  входе
        I      I          IPS. Единица устанавливается только
        I      I          Iсчитыванием регистра D.



                                                 Таблица 18
-----------------------------------------------------------
 DV2     I    DV1    I    DV0   I      Частота, Гц
---------I-----------I----------I--------------------------
  0      I     0     I     0    I    4194 304
  0      I     0     I     1    I    1048 576
  0      I     1     I     0    I      32 768
---------I-----------I----------I--------------------------
  1      I     1     I     Х    I  Сброс делителя




                             54

                        469535.039 ТО


                                                   Таблица 19
-------------------------------------------------------------
RS3IRS2IRS1IRS0I             Опорная частота, Гц
   I   I   I   I---------------------------------------------
   I   I   I   I  4.194.304 или    I      32 768
   I   I   I   I  1.048.576        I
   I   I   I   I-------------------I-------------------------
   I   I   I   IЧастота,I Период   IЧастота,I  Период
   I   I   I   I Гц     I          I  Гц    I
---I---I---I---I--------I----------I--------I----------------
 0 I 0 I 0 I 0 I -      I  -       I   -    I    -
 0 I 0 I 0 I 1 I32768   I30,517мкс I   256  I 3,90625мс
 0 I 0 I 1 I 0 I16384   I61,035мкс I   128  I 7,8125 мс
 0 I 0 I 1 I 1 I 8192   I122,07мкс I 8 192  I 122,07 мс
 0 I 1 I 0 I 0 I 4096   I244,14мкс I 4 096  I 244,14 мс
 0 I 1 I 0 I 1 I 2048   I488,28мкс I 2 048  I 488,28 мс
 0 I 1 I 1 I 0 I 1024   I976,56мкс I 1 024  I 976,56 мс
 0 I 1 I 1 I 1 I  512   I1,95312мс I   512  I 1,95312мс
 1 I 0 I 0 I 0 I  256   I3,90625мс I   256  I 3,90625мс
 1 I 0 I 0 I 1 I  128   I7,8125 мс I   128  I 7,8125 мс
 1 I 0 I 1 I 0 I   64   I15,625 мс I    64  I 15,625 мс
 1 I 0 I 1 I 1 I   32   I31,25  мс I    32  I 31,25  мс
 1 I 1 I 0 I 0 I   16   I62,5   мс I    16  I 62,5   мс
 1 I 1 I 0 I 1 I    8   I125    мс I     8  I 125    мс
 1 I 1 I 1 I 0 I    4   I250    мс I     4  I 250    мс
 1 I 1 I 1 I 1 I    2   I500    мс I     2  I 500    мс

     4.8.7.  По  отношению  к  процессору микросхема КР512ВИ1
представляет собой устройство ввода-вывода с  портами  70Н  и
71Н.
     При  обращении к порту 70Н записывается адрес внутренней
ячейки микросхемы, а при обращении к порту 71Н - записываются
или считываются данные.
     4.8.7.1.  При инициализации микросхемы в регистр А запи-
сывается код, соответствующий примененному кварцевому резона-
тору и необходимой частоте сигнала на выходе SQW (или частоте
переодических прерываний). Например, для  частоты  резонатора


                             55

                        469535.039 ТО


32768 Гц и частоты SQW 512 Гц в регистр А должен быть записан
код 27Н.
     4.8.7.2. Затем в регистр В  заносят  код  с  единицей  в
старшем  разряде, запрещая таким образом ход часов. Остальные
разряды этого кода устанавливают необходиый режим счета  вре-
мени  и  генерации запросов прерывания.Например,код 86Н уста-
навливает 24-часовой счет времени без автоматического перехо-
да с зимнего времени на летнее время и обратно  при  двоичном
представлении данных.Выдача запросов прерывания и сигнала"SQW"
запрещены.
     4.8.7.3.  После  этого  в ячейки времени,календаря и бу-
дильника заносятся значения, с которых начнется отсчет.  Зна-
чения должны заноситься в формате, установленном в соответст-
вующих разрядах регистра В:
     двоичном  или  двоично-десятичном. Например, десятичному
числу 11D соответствует ОВН в двоичном формате и 11Н - двоич-
но-десятичном .
     4.8.7.4. В двенадцатичасовом режиме время после полудня
отмечается единицей в старшем разряде ячейки часов. Например,
код 7Н соответствует семи часам, а 87Н - семи часам вечера.
     4.8.7.5. Дни недели кодируются следующим  образом:
     1 - воскресенье,
     2 - понедельник,
     3 - вторник,
     4 - среда,
     5 - четверг,
     6 - пятница,
     7 - суббота.
     Если не включен автоматический переход с зимнего времени
на летнее, то можно использовать более привычное кодирование,
когда 1 соответствует понедельнику, а 7 - воскресенью.
     4.8.7.6. Месяцы кодируются обычным образом: 1 -  январь,
2  - февраль и т.д. Год задается двумя младшими цифрами, нап-
ример, 1991 год записывается как 91.
     4.8.8.  После  установки начальных значений можно запус-
кать часы.После этого код в регистре  В  достаточно  заменить
таким же, но с нулем в старше разряде.Одновременно можно раз-


                             56

                        469535.039 ТО


решить  необходимые прерывания и выдачу сигнала на выход SQW.
Каждую секунду микросхема КР512ВИ1 будет обновлять информацию
о времени (первый раз обновление произойдет спустя  5 c  пос-
ле записи нуля в старшем разряде регистра В). Цикл обновления
заниает 1948 мкс при тактовой частте 32768 Гц или 248 мкс при
других тактовых частотах.
     4.8.8.1. Во время этого цикла запрещен доступ процессора
к ячейкам времени, календаря и будильника.Их считывание  даст
неопределенный  результат.  О  том,что идет обновление, можно
узнать, проанализировав старший разряд  регистра  А.  Ноль  в
этом разряде говорит о том,что до начала очередного цикла об-
новления осталось не менее 244 мкс.
     4.8.8.2.В  процессе  обновления к содержимому ячейки се-
кунд прибавляется единица, а если число секунд превысило  59,
то  в  этой ячейке записывается ноль и единица прибавляется к
содержимому ячейки минут и т.д. вплоть до ячейки лет.
     4.8.8.3. Внутренняя логика автоматически учитывает коли-
чество дней в месяце, различая высокосные и не высокосные го-
ды. Однако необходимо задать  правильно  начальные  значения.
Это относится не только к дате, но и к другим величинам.
     4.8.8.4.Одновременно  с обновлением информации о времени
заданное время срабатывания будильника сравнивается  с  теку-
щим.
     4.8.8.5.После  считывания регистра С все его разряды ав-
томатически сбрасываются в ноль. Единицы в этих разрядах поя-
вятся вновь после очередного наступления соответствующих  со-
бытий  и  будут  сохраняться только до следующего считывания.
Так, например, если неоходимо неоднократно анализировать сос-
тояние отдельных разрядов этого регистра, то после считывания
нужно сохранить в памяти его копию, а затем проверять отдель-
ные разряды копии.
     4.9. Использование КМОП памяти (50 ячеек) под конфигура-
цию системы.
     00H - 0DH используют часы реального времени
     0EH - байт диагностики
           Бит 7- потеря энергии
           Бит 6- ошибка контрольной суммы


                             57

                        469535.039 ТО


           Бит 1- =0 внутренний тест памяти
                  =1 используются данные внешнего теста памяти
     10H - тип дисковода
     12H - тип жесткого дисковода
     14H - байт оборудования
           Биты 7-6 - количество дисководов
           Биты 5-4 - тип видеоадаптера
           Бит 0 - наличие дисководов
     15H-16Н - размер памяти
     17Н-18Н - размер расширенной памяти
     19Н-29Н - карта памяти
     4.10. Регистр маски NMI
     4.10.1.Выходной сигнал запроса на прерывание от сопроцес-
сора поступает на  линию  запроса  немаскируемого  прерывания
центрального  процессора. Данный запрос может быть замаскиро-
ван либо разрешен с помощью регистра маски NMI (порт 0A0H).
     4.10.2.Сигналом RES/ регистр сбрасывается в исходное сос-
тояние, тем самым переводит линию запроса немаскируемого пре-
рывания в пассивное состояние.
     4.10.3. Запись байта данных  с  установленным  в  единицу
разрядом  D7  в  порт  0A0H разрешает формирование запроса на
прерывание от сопроцессора; нулевой бит D7 - маскирует данный
запрос.
     4.11. Формирование адреса оперативной памяти
     4.11.1.В ЭВМ максимальный объем ОЗУ составляет 2 Мбайта.
     4.11.2.Для  формирования  полного физического адреса ис-
пользуется устройство управления, поддерживающее спецификацию
отображаемой памяти, и обеспечивающее  перекодировку  адресов
при обращении к памяти.
     4.11.3.  Дешифратор  старших разрядов адреса AD21M-AD14M
выполнен на двух микросхемах статического ОЗУ (132РУ8).
     4.11.4 После включения питания либо нажатия кнопки СБРОС
микропроцессор, выполняя программу POST из  BIOS,  производит
инициализацию  дешифратора адреса до первого обращения к ОЗУ.
     4.11.4.1.Инициализация  производится путем записи в ста-
тическое ОЗУ информации  о  соответствии  логических  адресов
ADR21-ADR14 физическим адресом AD21M-AD14M.


                             58

                        469535.039 ТО


     4.11.5.  Информация заносится в статическое ОЗУ командой
записи в порт 0F0H.

     Назначение битов порта 0F0H.

     Бит 0 - разряд адреса AD14M
     Бит 1 - разряд адреса AD15M
     Бит 2 - разряд адреса AD16M
     Бит 3 - разряд адреса AD17M
     Бит 4 - разряд адреса AD18M
     Бит 5 - разряд адреса AD19M
     Бит 6 - разряд адреса AD20M
     Бит 7 - разряд адреса AD21M

     4.11.6. Информация из статического ОЗУ может быть прочи-
тана микропроцессором командой чтения порта 0F0H.
     4.11.7. Каждой операции записи информации в  статическое
ОЗУ  либо ее считывания должна предшествовать операция форми-
рования адреса ячейки статического ОЗУ (в пределах от 00H  до
FFH), участвующей в данной операции.
     4.11.8.  Формирование  адреса  производится путем записи
информации в регистровое ОЗУ (порт ввода-вывода 0E0H).
     4.11.9. Адрес статического ОЗУ передается по тем же  ли-
ниям,  что и логический адрес ADR21-ADR14, подлежащий переко-
дировке при формировании физического адреса системного ОЗУ.
             Назначение битов порта 0E0H.

     Бит 0 - разряд адреса AD14 (А0 для стат.ОЗУ)
     Бит 1 - разряд адреса AD15 (А1)
     Бит 2 - разряд адреса AD16 (А2)
     Бит 3 - разряд адреса AD17 (А3)
     Бит 4 - разряд адреса AD18 (А4)
     Бит 5 - разряд адреса AD19 (А5)
     Бит 6 - разряд адреса AD20 (А6)
     Бит 7 - разряд адреса AD21 (А7)




                             59

                        469535.039 ТО


     4.11.10. При инициализации дешифратора адреса (перекоди-
ровщика) вначале производится тестирование статического ОЗУ с
целью определения его правильного функционирования.
     Выполняя в цикле последовательность команд
                  MOV AL, ADR_RU8
                  MOV DX, 0E0H
                  OUT DX, AL
                  MOV A1, DETECT_ADR
                  MOV DX, 0F0H
                  OUT DX, AL
и модифицируя соответствующим образом адрес ячейки статичес-
кого ОЗУ (ADR_RU8) и физический адрес (DETECT_ADR), можно
создать любую карту перекодировки логического адреса в физи-
ческий для системного ОЗУ. Переменные ADR_RU8 и DETECT_ADR
необходимо хранить в регистрах, т.к. до завершения инициали-
зации дешифратора ОЗУ доступ к ячейкам системной памяти не
корректен.
     4.11.11.  При формировании физического адреса в пределах
начальных 640 Кбайт (адресное  пространство  00000Н-9FFFFH  -
доступно  дисковой  операционной  системе)  логический  адрес
ADR21-ADR14  в  точности  совпадает   с   системным   адресом
ADDR19-ADDR14.  При  этом  старшие разряды логического адреса
ADR21 и ADR20 равны нулю.
     4.11.12. При формировании физического адреса выше на-
чальных 640 Кбайт включается специальный механизм, обеспечи-
вающий доступ к памяти через "окно" размером 64К (четыре
страницы по 16К) в сегменте 0E000H. Данный механизм, поддер-
живающий спецификацию отображаемой памяти (Expanded Memory),
позволяет перемещать страницу памяти по всему адресному прос-
транству физической памяти (до 2 Мбайт для "Поиск-2"). "Окно"
всегда находится внутри адресного пространства микропроцессо-
ра 1810ВМ86, "включаемая страница" - в любом месте 2-Мбайт-
ного адресного пространства.
     4.11.13.  Аппаратная  реализация  механизма  доступа   к
Expanded  Memory включает в себя регистровую память, содержа-
щую четыре 8-битовые ячейки . В эти ячейки заносится логичес-
кий адрес четырех страниц памяти по 16К, который  в  конечном


                             60

                        469535.039 ТО


итоге  преобразуется  дешифратором адреса (статическое ОЗУ) в
физический адрес.
     4.11.14. Формирование логического адреса страниц  памяти
производится  путем  записи информации в порты ввода-вывода с
адресами 0E0H-0E3H соответственно.  Назначение  битов  данных
портов аналогично приведенному выше для порта 0E0H.
     Инициализация регистровой памяти  может  быть  выполнена
следующим образом:
                   MOV ADR_PORT, 0E0H
                   MOV CX, 4
           INIZ:   MOV AL, SEL_16K
                   MOV DX, ADR_PORT
                   OUT DX, A1
                   INC ADR_PORT
                   LOOP INIZ
     Этот фрагмент программы позволяет получить одновременный
доступ  через "окно" к четырем страницам Expanded Memory, се-
лектор которых находится в SEL_16K. Все четыре страницы памя-
ти полностью перекрываются и располагаются в одном и  том  же
адресном  пространстве  физической  памяти.  Для  перемещения
страниц памяти в любое место адресного пространства необходи-
мо при инициализации регистровой памяти модифицировать  пара-
метр SEL_16K.
     4.11.15. Наличие механизма перекодировки адреса позволя-
ет исключать из общего объема физической памяти отдельные
страницы памяти по 16К, имеющие неисправные ячейки.
     4.11.16. Старшие разряды физического адреса AD21M-AD19M
участвуют в дешифрации линеек памяти (по шестнадцать микрос-
хем памяти в каждой) в соответствии с типом используемых мик-
росхем памяти (КР565РУ5 либо КР565РУ7) и их количеством (16,
32, 48 и 64).
     4.11.17. Младшие разряды адреса AD18M-AD14M,
ADDR13-ADDR1 поступают через мультиплексоры на адресные входы
микросхем памяти в соответствии с табл.20.





                             61

                        469535.039 ТО


                                                   Таблица 20
-------------------------------------------------------------
Тип микросхемI       КР565РУ5 IТип микросхемI      КР565РУ7
-------------I----------------I-------------I----------------
   RA8       I   -    I   -   I   RA8       I ADDR8  I AD18M
-------------I--------I-------I-------------I--------I--------
   RA7       I ADDR7  I AD16M I   RA7       I ADDR7  I AD16M
-------------I--------I-------I-------------I--------I--------
   RA60      I ADDR8  I ADDR9 I   RA61      I ADDR9  I AD17M
-------------I--------I-------I-------------I--------I--------
   RA5       I ADDR6  I AD15M I   RA5       I ADDR6  I AD15M
-------------I--------I-------I-------------I--------I--------
   RA4       I ADDR5  I AD14M I   RA4       I ADDR5  I AD14M
-------------I--------I-------I-------------I--------I-------
   RA3       I ADDR4  I ADDR13I   RA3       I ADDR4  I AD13M
-------------I--------I-------I-------------I--------I-------
   RA2       I ADDR3  I ADDR12I   RA2       I ADDR3  I AD12M
-------------I--------I-------I-------------I--------I-------
   RA1       I ADDR2  I ADDR11I   RA1       I ADDR2  I AD11M
-------------I--------I-------I-------------I--------I-------
   RA0       I ADDR1  I ADDR10I   RA0       I ADDR1  I AD10M
-------------I--------I-------I-------------I--------I-------
 Управляющий I RAS/   I CAS/  IУправляющий  I RAS/   I CAS/
 сигнал      I        I       Iсигнал       I        I



     При  регенерации  памяти на линии RA60 и RA61 передается
младший разряд адреса ADDR0.
     В табл.21   приведено положение перемычек, устанавливае-
мых на системной плате в соответствии  с  типом  используемых
микросхем памяти.







                             62

                        469535.039 ТО


                                      Таблица 21
          --------------------------------------
          Номер перемычек I КР565РУ5 I КР565РУ7
          ----------------I----------I----------
                P1        I  1 - 3   I  2 - 3
          ----------------I----------I----------
                P2        I  4 - 6   I  5 - 6
          ----------------I----------I----------
                P3        I  7 - 9   I  8 - 9
          ----------------I----------I----------
                P4        I  10 - 12 I 11 - 12

     4.12. Канал ввода-вывода
     4.12.1.представляет собой расширение шины микропроцессо-
ра,  которая демультиплексируется, буферизуется и расширяется
путем введения прерываний и функций ПДП.
           Канал ввода-вывода содержит:
     - 8-разрядную двунаправленную шину данных;
     - 20 адресных линий;
     - шесть уровней прерывания;
     - линии  управления  считыванием  из  памяти,  записью в
       память, чтением и записью для устройств ввода/вывода;
     - линии тактовых импульсов и синхронизации;
     - три канала линий управления ПДП;
     - линии управления регенерацией памяти;
     - линию проверки канала;
     - линии питания и заземления для адаптеров.
     4.12.2. Для плат  ввода-вывода  предусмотрено  3  уровня
напряжения постоянного тока:
                  плюс (5+-0,25) В;
                  плюс (12+-0,6) В;
                  минус (12+-1,2) В.
     4.12.3.  Для  обеспечения работы с медленно действующими
устройствами ввода-вывода и памяти в канале ввода-вывода име-
ется линия "канал ввода-вывода готов" (IO CH RDY). Эта  линия
переводится  в пассивное состояние адресуемым устройством для
увеличения времени операции. На каждый такт  нахождения  этой


                             63

                        469535.039 ТО


линии  на  низком уровне напряжения в операции ввода-вывода и
ПДП добавляется одно состояние ожидания.
     4.12.4. Устройства ввода/вывода адресуются с помощью ад-
ресного селектора. Канал организован так, что для адаптеров
на канале ввода/вывода доступно 1024 адресов устройств.
     4.12.5. Описание сигналов канала ввода-вывода ПЭВМ  "ПО-
ИСК-2". Все линии - ТТЛ - совместимые.
     4.12.5.1. А0-А19 (выход). Разряды адреса с 0 по 19. Эти
линии используются для адресации памяти и устройств ввода-вы-
вода внутри системы и обеспечивают доступ к 1 М памяти. Для
адресации ввода/вывода используются только младшие 10 линий,
и все они должны декодироваться устройствами ввода/вывода. А0
- самая младшая линия, А19 - самая старшая. Сигналы на этих
линиях генерируются микропроцессором или контроллером ПДП.
     4.12.5.2. AEN (выход). Разрешение выдачи адреса. Когда
эта линия находится в активном состоянии, контроллер ПДП осу-
ществляет управление адресной шиной, шиной данных и линиями
управления считыванием и записью. Когда эта линия находится в
пассивном состоянии, управление осуществляет микропроцессор.
Эта линия должна входить в состав дешифратора выбора адапте-
ров, чтобы избежать неверного выбора их при выполнении опера-
ций ПДП.
     4.12.5.3. ALE (выход). Разрешение фиксации адреса. Эта
линия входит в состав контроллера шины и используется на сис-
темной плате для фиксации достоверных адресов, поступающих из
микропроцессора. Адреса становятся достоверными на срезе сиг-
нала ALE и фиксируются на шине в течении времени нахождения
ALE в пассивном состоянии. Этот сигнал переводится в пассив-
ное состояние во время циклов ПДП.
     4.12.5.4. CLОK (выход). Системный синхросигнал частотой
8,0 МГц с коэффициентом заполнения 33 процента.
     4.12.5.5. D/0-D/Т7 (двунаправленные). Разряды данных с 0
по 7. По этим линиям передаются биты данных с 0 по 7 для мик-
ропроцессора, памяти и усройств ввода-вывода.
     4.12.5.6. DACK1/- DACK3/ (выход). Подтверждение запроса
ПДП 1-3. Эти линии используются контроллером для подтвержде-
ния запросов ПДП.


                             64

                        469535.039 ТО


     4.12.5.7. DRQ1-DRQ3 (вход). Запрос ПДП 1-3. Эти сигналы
представляют собой запросы системного канала, используемые
периферийными устройствами для получения доступа к нему сред-
ствами ПДП. Эти линии имеют приоритеты: DRQ1 - высший, DRQ3 -
низший. Запрос генерируется путем перевода линии в активное
состояние. Линия запроса удерживается в активном состоянии до
перевода в активное состояние соответствующей линии подтверж-
дения.
     4.12.5.8. I/O СН СК (вход) - не используется.
     4.12.5.9. I/O CH RDY (вход). Готовность канала ввода-вы-
вода. Эта линия, находящаяся обычно в активном состоянии (со-
ответствующем готовности), переводится в пассивное состояние
(соответствующее неготовности) памятью или устройством вво-
да-вывода для удлинения циклов ввода-вывода или циклов памя-
ти. Она позволяет подключить к каналу ввода-вывода более мед-
леннодействующие устройства с минимальными затратами. Любое
медленнодействующее устройство, использующее эту линию, долж-
но сразу же после обнаружения достоверного адреса и команды
считывания или записи перевести эту линию в пассивное состоя-
ние. На каждый такт пассивного состояния линии добавляется
одно состояние ожидания. Эта линия не должна удерживаться в
пассивном состоянии более семьнадцати 17 тактов.
     4.12.5.10. IOR/ (выход). Чтение для устройства ввода-вы-
вода. По этой линии микропроцессор или контроллер ППД подают
устройству ввода-вывода команду на помещение его данных на
шину данных.
     4.12.5.11. IOW/ (выход). Запись для устройства ввода-вы-
вода. Эта линия дает устройству ввода-вывода команду на чте-
ние данных на шине данных. Этот сигнал подается микропроцесо-
ром или контроллером ПДП.
     4.12.5.12. IRQ2-IRQ7 (вход). Запросы прерываний. Эти ли-
нии  используются  для  выдачи микропроцессору сигнала о том,
что устройство ввода/вывода требует внимания. Эти линии имеют
приоритеты; IRQ2 - высший, IRQ7 - низший. Когда  генерируется
прерывание,  линия  запроса удерживается в активном состоянии
до выдачи микропроцессором подтверждения.
     4.12.5.13. MЕМR/ (выход). Считывание из памяти. Эта ли-


                             65

                        469535.039 ТО


ния дает команду памяти на помещение данных на шину данных.
Этим сигналом управляет микропроцессор или контроллер ПДП.
     4.12.5.14. MEMW/ (выход). Запись в память. Эта линия да-
ет команду памяти на запись данных, имеющихся на шине данных.
Этим сигналом управляет микропроцессор или контроллер ПДП.
     4.12.5.15. OSC (выход). Генератор. Сигнал высокочастот-
ного тактового генератора с периодом около 70 нс (частота
14,31818 МГц). Коэффициент заполнения - 50 процентов.
     4.12.5.16. RESET DRV (выход). Начальная установка систе-
мы. Эта линия используется для сброса или инициализации логи-
ческих схем системы при включении питания  или  в  то  время,
когда уровень напряжения на линии низкий. Этот сигнал синхро-
низируется по срезу сигнала CLОK.
     4.12.5.17.Т/C  (выход).  Окончание  счета. По этой линии
подается импульс, когда достигается предел счета  для  любого
канала ПДП.

                5. УКАЗАНИЕ МЕР БЕЗОПАСНОСТИ

     5.1.  Монтажно-ремонтные работы и пайку запрещается про-
водить на модуле системном,установленном в системный блок.
     Для  выполнения  указанных  работ  необходимо  выключить
электропитание  ЭВМ, отсоединить соединители X5, X6, отстыко-
вать адаптеры, извлечь системный модуль из блока системного.
     5.2.  Производить пайку паяльником, рассчитанным на нап-
ряжение не более 36 В. Корпус паяльника должен быть заземлен.


                 6. ПОРЯДОК УСТАНОВКИ МОДУЛЯ

     6.1.   Перед   установкой  модуля  системного  в  каркас
блока системного убедитесь, что электропитание ЭВМ выключено.
     6.2. Перед установкой модуля освободитесь от электричес-
кого статического заряда, положив ладонь руки на крышку блока
питания.
     6.3. Установите модуль системный в корпус блока систем-
ного, направив его с помощью штоков по шасси до упора.Затем


                             66

                        469535.039 ТО


закрепите модуль системный винтами.
     6.4. Соедините модуль системный с помощью соединителей
X5, X6 с блоком питания, согласно 466215.002 Э6, установите и
закрепите винтами адаптеры. Подключите к адаптерам через ка-
бели интерфейсные видеомонитор, механизмы ВЗУ, клавиатуру,
печать в соотвествии с 466215.002 ТО рис.3.

































                             67

                        469535.039 ТО


                 ЛИСТ РЕГИСТРАЦИИ ИЗМЕНЕНИЙ
______________________________________________________________
     I                   I      I       I        I     I
     I Номера листов     IВсе-  I       I Входя- I     I
     I ( страниц )       Iго    I       I щий N  I     I
     I___________________Iлис-  I       I сопро- I     I
Изм. I    I    I   I     Iтов   I  N    I водите-IПодп.I Дата
     IИз- IЗа- IНо-IАн-  I(стра-Iдокум. I льного I     I
     Iме- Iме- IвыхIну-  I ниц) I       I докум. I     I
     Iнен-Iнен-I   Iли-  Iв до- I       I и дата I     I
     Iных Iных I   Iро-  Iкумен-I       I        I     I
     I    I    I   Iван- Iте    I       I        I     I
     I    I    I   Iных  I      I       I        I     I
_____I____I____I___I_____I______I_______I________I_____I______
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I
     I    I    I   I     I      I       I        I     I


                            68
