МОДУЛЬ "РАСШИРИТЕЛЬ ОПЕРАТИВНОЙ ПАМЯТИ, ПАРАЛЛЕЛЬНЫЙ ИНТЕРФЕЙС" В108 Техническое описание ИПВБ.334165.002 ТО на 1 стр. 1990 УТВЕРЖДАЮ Главный конструктор ────────────────── Бабанский Ю.М. "────"──────────── 1990 г. МОДУЛЬ "РАСШИРИТЕЛЬ ОПЕРАТИВНОЙ ПАМЯТИ, ПАРАЛЛЕЛЬНЫЙ ИНТЕРФЕЙС" В108 Техническое описание ИПВБ.334165.002 ТО на 1 стр. Разработал ────────────────Далюк Т.И. "___"___________1990 г. ОГМт ───────────Исаичев Ю.А. Проверил "___"___________1990 г. ─────────────────Ищенко Н.В. "___"___________1990 г. Нач.КБ 4225 ─────────────────Мусиенко В.Я. "───"────────────1990 г. Нормоконтроль ─────────────────.Левчишина С.Н. "___"___________1989 г. \_334165.002 ТО\. 1. ВВЕДЕНИЕ 1.1. Настоящее техническое описание предназначено для изу- чения принципа работы модуля "Расширителя оперативной памяти, параллельный интерфейс" В108 с целью правильной его эксплуата- ции, а также проведения ремонтых и восстановительных работ в специализированных ремонтных мастерских.При изучении работы мо- дуля пользоваться руководством по техническому обслуживанию 589.5743345.00284-01 46 01. 2.НАЗНАЧЕНИЕ 2.1.Модуль "расширитель оперативной памяти, параллельный интерфейс" В108 (в дальнейшем - модуль) предназначен для расши- рения емкости оперативной памяти электронного информационно-иг- рового комплекса "ПОИСК" и для подключения к нему устройства вы- вода на печать через интерфейс ИРПР-М. 2.2. К комплексу "ПОИСК " может быть подключен один модуль. При этом объем оперативной памяти комплекса увеличивается на 512 Кбайт. 3. ТЕХНИЧЕСКИЕ ДАННЫЕ 3.1.Расширитель оперативной памяти: 1) объем памяти - 256 Кбайт; 2) организация - 8-разрядные слова; 3) время выборки - не более 450 нс. 3.2.Параллельный интерфейс: 1) организация обмена - 8-разрядные слова; 2) скорость обмена - до 100 Кбайт/с; 3) режим работы - полудуплексный; 4) выходной интерфейс - ИРПР-М. 3.3. Общие технические данные модуля: 1) электропитание - (+5+-0.25)В; 2) потребляемый ток по +5 В - не более 800 мА; 3) габаритные размеры - не более 260х115х20 мм. 4) масса - не более 600 г. - 4 - \_334165.002 ТО\. 4. ПРИНЦИП РАБОТЫ МОДУЛЯ 4.1.Модуль представляет собой блок элементов, на котором размещены два устройства: 1) расширитель оперативной памяти (в дальнейшем - РОП) ем- костью 512 Кбайт; 2) параллельный интерфейс ИРПР-М. 4.2. Принцип работы расширителя оперативной памяти 4.2.1. Структурная схема РОП приведена на рис.1, схема электрическая принципиальная - в приложении 1, перечень элемен- тов - в приложении 2. 4.2.2. Функционально РОП состоит из следующих блоков: 1) системный интерфейс; 2) контроллер динамического ОЗУ; 3) блок памяти. Системный интерфейс РОП выполнен в соответствии с интерфей- сом электронного информационно-игрового комплекса "ПОИСК". В состав интерфейса входят: 1) адресный селектор на микросхеме D19 КР556РТ4А (таблица программирования приведена в приложении 3); 2) буфер данных (D20); 3) регистр данных (D24). В функции системного интерфейса входит обеспечение обмена данными и сигналами управления между микро-ЭВМ и блоком памяти. ──────┬──────────────────────────────┬─────────────────── ADR ADRх │ ADRа │ ADRв ──────┴──────────────────────────────┴─────────────────── ───┐ ┌───────────────────────────┐ ┌───────────────────── ALE/ │ │ │ │ └──┘ └──┘ _─────────┐ ┌────────────────┐ ┌──── IO/M │ │ │ │ └─────────────┘ └─────────────┘ ──────────┐ ┌────────────────┐ ┌──── MWTC/ │ │ │ │ └─────────────┘ └─────────────┘ ┌────────────────┐ ┌────────────────┐ DAT──────────┤ DATа ├─────────────┤ DATв ├── └────────────────┘ └────────────────┘ Рис.2 ──────┬──────────────────────────────┬─────────────────── ADR ADRх │ ADRа │ ADRв ──────┴──────────────────────────────┴─────────────────── ───┐ ┌───────────────────────────┐ ┌───────────────────── ALE/ │ │ │ │ └──┘ └──┘ _─────────┐ ┌────────────────┐ ┌──── IO/M │ │ │ │ └─────────────┘ └─────────────┘ ──────────┐ ┌────────────────┐ ┌──── MRDC/ │ │ │ │ └─────────────┘ └─────────────┘ ┌────────────────┐ ┌────────────────┐ DAT───────────────│ DATа ├─────────────┤ DATв ├── └────────────────┘ └────────────────┘ Рис.3 Таблица 1 Номер редакции программы: 00 ─────┬──────────────────────────────────────────────────── │ 0 1 2 3 4 5 6 7 8 9 A B C D E F ─────┼──────────────────────────────────────────────────── 00 │ 1 1 1 1 1 1 6 6 6 6 6 6 6 6 6 6 10 │ 6 6 6 6 6 6 A A A A A A A A A A 20 │ A A A A A A 1 1 1 1 1 1 1 1 1 1 30 │ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 40 │ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 50 │ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 60 │ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 70 │ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 80 │ 6 6 6 6 6 6 6 6 6 6 6 6 6 6 6 6 90 │ A A A A A A A A A A A A A A A A A0 │ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 B0 │ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 C0 │ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 D0 │ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 E0 │ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 F0 │ 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 │ ────┬────────────┬───────────────────────┬───────────────── A Aх │ A0...А8Н │ А9...А11Н │ Aх ───┴────────────┴───────────────────────┴───────────────── ──────┐ ┌──────────────────── SEX/ │ │ └───────────────────────────┘ ──────────────────────┐ ┌──────────────────── SEY/ │ │ └────────────┘  ──────────────────┐ ┌────────────────── WR/ │ │ └───────────────────────┘ ┌───────────────────────┐ D1 ──────────────────┤ D ├────────────────── └───────────────────────┘ Рис.4 ────┬────────────┬───────────────────────┬───────────────── A Aх │ A0...А8Н │ А9...А11Н │ Aх ───┴────────────┴───────────────────────┴───────────────── ──────┐ ┌──────────────────── SEX/ │ │ └───────────────────────────┘ ──────────────────────┐ ┌─────────────────────── SEY/ │ │ └────────────┘ ────────────────────────────────────────────────────────────── WR/ -------------------------------------------------------------- ┌────────┐ DO ───────────────────────────┤ D ├──────────────────────── └────────┘ Рис.5 ───────────────────────────────────────────────────────────── А Ах ───────────────────────────────────────────────────────────── T ref :ў──────────────────────Ў: : : ───────────────┐ ┌────────┐ ┌───── SEX/ │ │ │ │ └───────────────┘ └──────────────┘ ────────────┐ ┌────────────┐ ┌──────────── SEY/ │ │ │ │ └───────────┘ └──────────┘ Рис.6 ──────┬──────────────────────────────┬────────────────────── ADR ADRх │ ADRа │ ADRв ─────┴──────────────────────────────┴────────────────────── _ ─────────────────────────────────────────────────────────── IO/M ----------------------------------------------------------- ────────┐ ┌─────────────────┐ ┌────── IOWC/ │ │ │ │ └────────────┘ └────────────┘ ┌────────────────┐ ┌────────────────┐ DAT ────────┤ DATа ├─────────────┤ DATв ├── └────────────────┘ └────────────────┘ Рис.8 ──────┬──────────────────────────────┬────────────────────── ADR ADRх │ ADRа │ ADRв ─────┴──────────────────────────────┴────────────────────── _ ─────────────────────────────────────────────────────────── IO/M ----------------------------------------------------------- ────────┐ ┌─────────────────┐ ┌────── IORC/ │ │ │ │ └────────────┘ └────────────┘ ┌────────────┐ ┌────────────┐ DAT ────────────┤ DATа ├──────────────────┤ DATв ├── └────────────┘ └────────────┘ Рис.9 LPDAT0...LPDAT7 ┌────────────────────┐ ────────┤ ├─────────────────────── └────────────────────┘ 1мкс мин. 1мкс мин. :ў───Ў: :ў───Ў: : : : : : : : : STB/ ──────────────┐ ┌───────────────────────────── │ │--: └────────┘ : : : : :1мкс мин: : :ў──────Ў:ў─:────────────────┐ : │ : ACK/ ──────────────────────────:─────────────────────────── : : : : ┌─────────────── --Ў│ BUSY ──────────────────────────────┘ t - внутреннее время обработки принятых данных в ПУ. │нтроллер динамического ОЗУ обеспечивает формирование и передачу адреса и сигналов управления в двух режимах: 1) в режиме обращения к памяти; 2) в режиме регенерации содержимого памяти; а также синхронизацию работы центрального процессора с блоком памяти. Синхронизация работы производится путем сброса и удержа- ния сигнала готовности "READY" до фактического завершения эле- ментарного цикла обращения к памяти. Следует отметить,что сброс сигнала готовности производится только в тех случаях, когда зап- рос обращения к памяти поступил в момент регенерации содержимого памяти. Во всех остальных случаях циклы обращения к памяти вы- полняются без тактов ожидания (с нулевым ожиданием), что обеспе- чивает большую эффективность работы модуля. Контроллер содержит следующие функциональные узлы: 1) схема формирования запроса обращения к памяти; 2) схема формирования запроса регенерации; 3) схема форирования сигнла готовности; 4) арбитр; 5) сдвиговый регистр; 6) схема формирования сигналов упраленя; 6 \_334165.002 ТО\. 7) мультиплексор сигналов управения; 8) мультиплексор адреса. Блок памяти содержт два по 256 Кбайт, выполненных на осно- ве микросхем КР556РУ7Г. Примечание. Микросхема КР556РУ7Г содержит матрицу из 262144 запоминающих ячеек, состоящую из 512 строк и 1024 полустолбцов, дешифраторы строк и столбцов, адресные и разрядные формирователи, логику управления. Выходные уровни (низкий и высокий) формируются только в режиме счиывания информации; в режимах хранения и за- писи информации выход микросхемы находитя в сосоянии с выоким импедансом. Наличие третьего состояния позволяет объединить ми- кросхемы по выходам. Микросхема имеет следующие режимы работы: 1) запись; 2) считывание; 3) считывание-модификация-запись; 4) регенерация только по SEX; 5) скрытая регенерация; б) регенерация по SEY раньше SEX; 7) страничный режим записи; 8) страничный режим считывания; 9) страничный режим считывания-модификации-записи. Третье состояние на выходе устанавлвается в режимах запи- си,хранения информации, регенерации только по SEX. Таблица истинности ────────────────────────────┬──────────────┬─────────────────── Входы │ Выход │ Режим ───────┬──────┬──────┬──────┼──────────────┤ работы SEX │ SEY │ WE │ D1 │ D0 │ ───────┼──────┼──────┼──────┼──────────────┼────────────────── 1 │ 1 │ X │ X │ высокий │ схема не выбрана │ │ │ │ импеданс │ ───────┼──────┼──────┼──────┼──────────────┼─────────────────── 1 │ 0 │ X │ X │ высокий │ схема не выбрана │ │ │ │ импеданс │ ───────┼──────┼──────┼──────┼──────────────┼─────────────────── 0 │ 1 │ X │ X │ высокий │ регенерация │ │ │ │ импеданс │ (только по SEX) ───────┼──────┼──────┼──────┼──────────────┼─────────────────── 0 │ 0 │ 0 │ 0/1 │ высокий │ │ │ │ │ импеданс │ запись ───────┼──────┼──────┼──────┼──────────────┼─────────────────── 0 │ 0 │ 1 │ X │ 0/1 │ считывание 7 \_334165.002 ТО\. Контроллер обеспечивает следующие режимы работы микросхем памяти: 1) запись; 2) считывние; 3) регенерация по SEY раньше SEX. Запуск контроллера осуществляется по двум линиям: 1) по сигналу запроса со стороны центрального процессора в режиме обращения к памяти (запись в память и считывание из памяти); 2) по сигналу запроса регенерации. Оба процесса асинхронны по отношению друг к другу и зап- росы обслуживаются контроллером по принципу: "первым пришел - первым обслужился". В конце каждого элементарного цикла обращения к памяти ли- бо регенерации по сигналу "END" сдвигового регистра (потенциал низкого уровня на выводе 14 микросхемы D26) триггеры схемы ар- битража устанавливаются в исходное состояние. При этом на выходах и микросхемы D22 устанавливают- ся потенциалы высокого уровня. Эти сигналы транслируются сборкой D16 на входы сброса сдвигового регистра (микросхемы D25, D26) и удерживают его выходы в исходном состоянии. В первом машинном цикле центрального процессора по сигналу ALE/ триггер запроса обращения к памяти (микросхема D21. ) ус- танавливается в исходное состояние т.к. на информационный вход данного триггера поступает сигнал RAMEN низкого уровня. Как было сказано выше, контроллер обслуживает запросы, по- cтупающие от центрального процессора либо от схемы запуска цикла регенерации. Схема формирования запроса регенерации представляет собой счетчик-делитель частоты с коэфициентом деления 1:16 (микросхе- ма D13). На вход счетчика поступает системный сигнал синхрони- зации "PCLK/2" частотой 1,25 МГц. сигнал запроса регенерации "REFRQ" формируется на выходе счетчика (потенциал высокого уровня) с периодом следования 12,8 мкс и поступает на схему формирования сигнала готовности (микросхема D21. ) и схему ар- битража. Сигнал запроса регенерации асинхронный, поэтому он может поступить на схему арбитража в двух возможных ситуациях: 1) при отсутствии запроса обращения к памяти; 2) во время обслуживания запроса обращения к памяти. В первом случае запрос регенерации обслуживается контролле- ром следующим образом. По переднему фронту системного сигнала "OSC", синхронизи- рующего работу контроллера, cигнал запроса регенерции со входа 13 регистра D14 передаетя на его выход и поступает на информа- ционый вход триггера D22. схемы арбитража. На тактовый вход триггера через сборку D15. поступает сигнал синхронизации "OSC", т.к. при отсутствии запроса об- ращения к памяти на выводе микросхемы D15. устанавливает- ся сигнал разрешения тактировки (потенциал высокого уровня). В результате триггер D22. переключится в состояние противопо- ложное исходному: 1) на выходе - потенциал высокого уровня; 2) на выходе - потенциал низкого уровня и, таким обра- зом, запрос регенерации будет зафиксирован. Состояние триггера D22. не изменится (будет соответст- вовать исходному), т.к. на его информационном входе будет уста- новлен потенциал высокого уровня. Выходным сигналом триггера D22. , фиксирующего запрос ре- генерации, через сборку D16. будет снят сигнал сброса сдвиго- вого регистра (микросхемы D25, D26), и на его выходах будет сформирована временная диаграмма, приведенная на рис. . На вы- ходе 10 микросхемы D26 формируется сигнал "REFEND" (конец эле- ментарного цикла регенерации), который транслируется через раз- решенную сборку D15. на входы сброса счетчика - делителя часто- ты (микросхема D13 ). В результате этого снимается запрос реге- нерации. По сигналу "END/" (конец цикла) с выхода 14 микросхемы D26 схема арбитража переводится в исходное состояние (сбрасывается триггер D22. ), что в свою очередь приводит к сбросу и удер- жанию в этом состоянии сдвигового регистра. Таким образом, конт- роллер подготавливается к приему и обработке очередного запроса. В том случае, если запрос регенерации поступит на схему ар- битража во вреья обслуживания запроса обращения к памяти, он не будет зафиксирован триггером D22. , т.к. потенциалом низкого уровня на выводе сборки D15. тактировка данного триггера будет заблокирована. Фисация запроса регенерации и его обслуживание произойдет только после завершения элементарного цикла обращения к памяти . Дальнейшая работа контроллера ничем не отличается от описанной выше. Временная диаграмма выходных сигналов сдвигового регистра для этого случая приведена на рис. . На выходе 1.1. сдвигового регистра D26 формируется сигнал "ACCEND", который поступает через разрешенную сборку D18. на триггер D21. и устанавливает его в исходное состояние, что соот- ветствует снятию запроса обращения к памяти после его обслужива- ния. По сигналу "END/" (конец цикла) с выхода 14 микросхемы D26 схема арбитража переводится в исходное состояние (сбрасывается триггер D22. ), что в свою очередь приводит к сбросу и удержанию в этом состоянии сдвигового регистра и готовности контроллера к приему и обработке очередного запроса. В том случае, если запрос обращения к памяти поступит на схему арбитража во время обслуживания запроса регенерации, он будет зафиксирован триггером D21. , но контроллер приступит к его обработке только после завершения цикла регенерации. Одновременно с фиксацией запроса обращения к памяти будет снят сигнал готовности "READY", т.к. на информационном входе триггера D21. будет присутствовать потенциал высокого уровня, и центральный процессор в данном машинном цикле введет требуемое число тактов ожидания. Временная диаграмма выходных сигналов сдвигового регистра для этого случая приведена на рис. . Схема формирования сигналов управления (микросхемы D18. , D18. , D15. , D15. , D23. , и D18. в зависимости от режима ра- боты контроллера вырабатывает сигналы управления блоком памяти и обеспечивает обмен информацией между блоком памяти и центральным процессором. Мультиплексор сигналов управления (микросхема D27) обеспе- чивает передачу сигналов управления для микросхем памяти в соот- ветствии с режимом работы контроллера (обслуживание запроса ре- генерации, либо запроса обращения к памяти). Управляющим сиг- налом для мультиплексора является выходной сигнал схемы арбит- ража: 1) потенциал низкого уровня для режима регенерации; 2) потенциал высокого уровня для режима обращения к памя- ти. Мультиплексор адреса (микросхемы D28, D29, D17. и D17. ) обеспечивает передачу адреса с системного интерфейса на микрос- хемы памяти в режимах обращения к памяти. Управляющим сигналом для мультиплексора адреса является вы- ходной сигнал сдвигового регистра LADR/HADR. Временная диаграмма сигналов управления для режима регене- рации приведена на рис. . На рис. приведена временная диаграмма сигналов управления для режима обращения к памяти. 4.3. Принцип работы параллельного интерфейса 4.3.1. Параллельный интерфейс представляет собой набор программируемых портов и служит для преобразования сигналов системного интерфейса "Поиск" в сигналы управления устройством вывода на печать согласно требованиям стандарта на интерфейс ИРПР-М приведено в табл.1. Таблица 1 ───────────────────────────────────────────── Наимено-│ вание │ Назначение сигналов│ ────────┼──────────────────────────────────── LPDAT0 -│ LPDAT7 │Информационные разряды данных ERROR │Состояние ошибки внешнего устройcтва PEND │Конец бумаги ACK │Подтверждение приема входной инфор- │мации внешним устройством BUSY │Состояние "занято" внешнего устрой- │ства STB │Стробирование передачи данных AUTO │Автоматическое перемещение на одну │строку LINI │Инициализация SELIN │Разрешение приема данных SLCT │Готовность внешнего устройства к │приему информации Наимено-│ вание │ Назначение сигналов│ ────────┼──────────────────────────────────── LPDAT0 -│ LPDAT7 │Информационные разряды данных ERROR │Состояние ошибки внешнего устройcтва PEND │Конец бумаги ACK │Подтверждение приема входной инфор- │мации внешним устройством BUSY │Состояние "занято" внешнего устрой- │ства STB │Стробирование передачи данных AUTO │Автоматическое перемещение на одну │строку LINI │Инициализация SELIN │Разрешение приема данных SLCT │Готовность внешнего устройства к │приему информации ────────────────────────────────────────────────────────────── 4.3.2. Структурная схема параллельного интерфейса приведе- на на рис.7, перечень элементов - в приложении 2, схема электри- ческая принципиальная - в приложении 3. Временные диаграммы сигналов системного интерфейса для режимов записи и чтения параллельного интерфейса приведены на рис.8 и рис. 9 соответственно. 4.3.3. Функционально параллельный интерфейс состоит из следующих блоков: 1) системный интерфейс; 2) блок портов; 3) схема формирования сигнала запроса на прерывание. 4.3.4. Системный интерфейс параллельного интерфейса выпол- нен в соответствии с интерфейсом электронного информационно- игрового комплекса "ПОИСК". В состав интерфейса входят: 1) дешифратор команд записи в порты; 2) дешифратор команд чтения из портов; 3) буфер данных. В функции системного интерфейса входит обеспечение обмена данными и сигналами управления между центральным процессором и портами параллельного интерфейса. 4.3.5. Дешифратор команд записи в порты вырабатывает сигна- лы записи в соответствии с таблицей: ─────────────────────────────────────────────┬─────────────── Входы │ Выходы ──────────────────────────┬──────┬─────┬─────┼─────┬───────── Разряды адреса │ Адрес│ _│ │ │ │ порта│ 10/м│IOWC/│ WA/ │ WC/ ──┬──┬──┬──┬──┬──┬──┬──┬──┤ │ │ │ │ 9 │ 8│ 7│ 6│ 5│ 4│ 3│ 1│ 0│ │ │ │ │ ──┼──┼──┼──┼──┼──┼──┼──┼──┼──────┼─────┼─────┼─────┼───────── 1 │ 1│ 0│ 1│ 1│ 1│ 1│ 0│ 0│ 378Н │ 1 │ 0 │ 0 │ 1 │ │ │ │ │ │ │ │ │ │ │ │ │ 1 │ 1│ 0│ 1│ 1│ 1│ 1│ 1│ 0│ 37АН │ 1 │ 0 │ 1 │ 0 │ │ │ │ │ │ │ │ │ │ │ │ │ _ где IO/M - признак обращения к ЗУ или УВВ (1-обращение к УВВ); IOWC/ - сигнал записи в порт (0 - запись); WA/ - сигнал записи в порт А ( запись происходит по фрон- ту 0/1, т.е. при снятии сигнала IOWC/). Дешифратор выполнен на микросхемах D3 , D2. , D5 , D4. , D4. . Дешифратор команд чтения из портов вырабатывает сигналы чтения в соответствии с таблицей: ─────────────────────────────────────────────┬───────────────── Входы │ Выходы ──────────────────────────┬──────┬─────┬─────┼─────┬─────┬───── Разряды адреса │ Адрес│ _│ │ │ │ │ порта│ 10/м│IORC/│ RA/ │ RB/ │ RC/ ──┬──┬──┬──┬──┬──┬──┬──┬──┤ │ │ │ │ │ 9 │ 8│ 7│ 6│ 5│ 4│ 3│ 1│ 0│ │ │ │ │ │ ──┼──┼──┼──┼──┼──┼──┼──┼──┼──────┼─────┼─────┼─────┼─────┼───── 1 │ 1│ 0│ 1│ 1│ 1│ 1│ 0│ 0│ 378Н │ 1 │ 0 │ 0 │ 1 │ 1 │ │ │ │ │ │ │ │ │ │ │ │ │ │ 1 │ 1│ 0│ 1│ 1│ 1│ 1│ 1│ 0│ 37АН │ 1 │ 0 │ 1 │ 0 │ 1 │ │ │ │ │ │ │ │ │ │ │ │ │ │ 1 │ 1│ 0│ 1│ 1│ 1│ 1│ 1│ 0│ 37AH │ 1 │ 0 │ 1 │ 1 │ 0 │ │ │ │ │ │ │ │ │ │ │ │ │ │ где IORC/ - сигнал чтения из порта (0 - чтение); RA/ - сигнал чтения из порта А (0 - чтение); RB/ - cигнал чтения из порта В (0 - чтение); RC/ - сигнал чтения из порта С (0 - чтение). Дешифратор выполнен на микросхемах D3 , D2. , D5 , D4. , D4. . 4.3.7. Буфер данных обеспечивает передачу с системного интерфейса "ПОИСК" данных DB0...DB7 либо в обратном направлении в соответствии с таблицей: ───────────────────────────────────────┬─────────────────────── Входы │ ────────────────────┬──────┬─────┬─────┤ Направление Разряды адреса │ Адрес│ _│ │ передачи │ порта│ 10/м│IORC/│ │ │ │ │ ──┬──┬──┬──┬──┬──┬──┤ │ │ │ 9 │ 8│ 7│ 6│ 5│ 4│ 3│ │ │ │ ──┼──┼──┼──┼──┼──┼──┼──────┼─────┼─────┼────────────────────── 1 │ 1│ 0│ 1│ 1│ 1│ 1│ 378Н │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 │ │ │ │ │ │ │ │ │ │(запись в порт А) 1 │ 1│ 0│ 1│ 1│ 1│ 1│ 379H │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 │ │ │ │ │ │ │ │ │ │ 1 │ 1│ 0│ 1│ 1│ 1│ 1│ 37АН │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 ──┼──┼──┼──┼──┼──┼──┼──────┼─────┼─────┼────────────────────── 1 │ 1│ 0│ 1│ 1│ 1│ 1│ 378Н │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 │ │ │ │ │ │ │ │ │ │(чтение порта А) 1 │ 1│ 0│ 1│ 1│ 1│ 1│ 379H │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 │ │ │ │ │ │ │ │ │ │(чтение порта В) 1 │ 1│ 0│ 1│ 1│ 1│ 1│ 37АН │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 │ │ │ │ │ │ │ │ │ │(чтение порта С) ──┼──┼──┼──┼──┼──┼──┼──────┼─────┼─────┼────────────────────── 1 │ 0│ 0│ 1│ 1│ 1│ 1│ 278Н │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 │ │ │ │ │ │ │ │ │ │ 1 │ 0│ 0│ 1│ 1│ 1│ 1│ 279Н │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 │ │ │ │ │ │ │ │ │ │ 1 │ 0│ 0│ 1│ 1│ 1│ 1│ 27АН │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 │ │ │ │ │ │ │ │ │ │ ──┼──┼──┼──┼──┼──┼──┼──────┼─────┼─────┼────────────────────── 1 │ 0│ 0│ 1│ 1│ 1│ 1│ 278Н │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 │ │ │ │ │ │ │ │ │ │ 1 │ 0│ 0│ 1│ 1│ 1│ 1│ 279Н │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 │ │ │ │ │ │ │ │ │ │ 1 │ 0│ 0│ 1│ 1│ 1│ 1│ 27АН │ 1 │ 1 │DAT0...DAT7ЎDB0...DB7 │ │ │ │ │ │ │ │ │ │ Буфер данных выполнен на микросхеме D1. 4.3.8. Блок портов состоит из следующих узлов: 1) порт данных (А); 2) порт состояния (B); 3) порт управления (С). Адреса портов приведены в таблице: ─────────────┬───────────────┬─────────────────────────── Порт │ Адрес порта │ Выполняемые операции ─────────────┼───────────────┼─────────────────────────── А │ 378Н │ Запись, чтение │ │ B │ 379Н │ Чтение │ │ С │ 37АН │ Запись, чтение │ │ 4.3.9. Порт состояния (В) предназначен для передачи сигна- лов состояния печатающего устройства на входы DB3...DB7 буфера данных. При поступлении сигнала RB/=0 с дешифратора команд чтения из портов происходит передача сигналов состояния на входы DB3 ...DB7 буфера данных. При поступлении сигнала RB/=0 с дешифратора команд чтения из портов происходит передача сигналов состояния на входы DB3 ...DB7 буфера данных в соответствии с таблицей: ┌────┐│ │ │ │ │ │ │ │BUSY││ ACK/ │ PEND/ │ SLCT │ ERROR/ │ 1 │ 1 │ 1 └────┘│ │ │ │ │ │ │ ──────┼────────┼────────┼──────┼─────────┼───────┼───────┼────── DB7 │ DB6 │ DB5 │ DB4 │ DB3 │ DB2 │ DB1 │ DB0 ┌────┐ Примечание. │ │ - инвертирование сигнала при передаче. └────┘ 4.3.10. Порт управления (С) предназначен для передачи дан- ных DB0...DB5 с выходов буфера данных на линии управления ин- терфейса ИРПР-М в соответствии с таблицей: │ │ │ │┌─────┐│ │┌─────┐│ DB7 │ DB6 │ DB5 │ DB4 ││ DB3 ││ DB2 ││ DB1 ││ 1 │ │ │ │└─────┘│ │└─────┘│ ──────┼────────┼────────┼──────┼───────┼──────┼───────┼────── - │ - │ AEN/ │INTREN│ SELIN/│ LINI/│ AUTO/ │ STB/ │ │ │ │ │ │ │ Примечание. Сигнал AEN/=0 разрешает выдачу данных из порта А на интерфейс ИРПР-М. Сигнал INTREN = 1 поступает на схему формирования сигнала запроса на прерывание. Запись данных DB0...DB5 в регистр С происходит по фронту 0/1 сигнала WC/ с дешифратора команд записи в порты. Установка порта С в исходное состояние происходит по сиг- налу INIT/ с системного интерфейса "ПОИСК". Исходное состояние приведено в таблице: │ │ │ │ │ AEN │ INTREN │ SELIN/ │ LINI/│ AUTO/ │ STB/ │ │ │ │ │ ──────┼────────┼────────┼──────┼───────┼────── 0 │ 0 │ 1 │ 0 │ 1 │ 1 │ │ │ │ │ Имеется возможность чтения порта С для контроля его сос- тояния. При поступлении сигнала RC/=0 с дешифратора команд чтения из портов происходит передача сигналов управления интерфейса ИРПР-М на входы DB0...DB4 буфера данных в соответствии с таб- лицей: │ │ │ │┌──────┐│ │┌─────┐│┌────┐ 1 │ 1 │ 1 │INTREN││SELIN/││ LINI/││AUTO/│││STB/│ │ │ │ │└──────┘│ │└─────┘│└────┘ ──────┼───────┼───────┼──────┼────────┼──────┼───────┼────── DB7 │ DB6 │ DB5 │ DB4 │ DB3 │ DB2 │ DB1 │ DB0 │ │ │ │ │ │ │ 4.3.11. Временная диаграмма работы параллельного интер- фейса с участием основных сигналов приведена на рис. t - внутреннее время обработки принятых данных в ПУ. рис. 10 5. МЕТОДИКА НАХОЖДЕНИЯ НЕИСПРАВНОСТЕЙ 5.1. При определении неисправностей использовать тест запо- минающего устройства ROP512 и тест параллельного интерфейса IRPRM, входящие в тестовое ПО и описанные в руководстве по тех- ническому обслуживанию 589.5743345.00284-01 46 01. 5.2. По результатам тестов проверить печатную плату для выявления возможных механических повреждений. 5.3. При отсутствии механических повреждений, с помощью указанных технических средств проверить работу модуля по указа- нным тестами адресам , битам. 5.4. При подтверждении неисправностей, указанных в тестах, заменить ИМС и убедиться в работоспособности модуля с помощью тестов. 5.5. При ремонте учитывать легкоплавкость корпуса и воз- можность повреждения его бензином, ацетоном, ацетатом или други- ми растворителями. 6. ОРГАНИЗАЦИЯ РЕМОНТА 6.1. Минимальные технические средства, необходимые для ре- монта расширителя: 1) комплекс "ПОИСК"; 2) тестовое программное обеспечение (ПО) на носителе 4.098.139-12; 3) осциллограф С1-99 или аналогичный прибор; 4) прибор комбинированный цифровой Щ4300; 5) инструменты: - отвертки: обычная и фигурная для винтов М2, М3, М4; - электропаяльник с заземлением, с питанием не более 36 В; - пинцет, бокорезы, плоскогубцы. 6) документация, необходимая для ремонта модуля: настоящее ТО и руководство по техническому обслуживанию 589.57433345.00284-01 46 01. 7. КОНСТРУКЦИЯ. МАРКИРОВАНИЕ И ПЛОМБИРОВАНИЕ 7.1. Конструктивно модуль состоит из блока элементов В108/01 и пластмассового корпуса . Блок элементов выполнен на печатной плате размером 250 105 мм, на которой установлены электрорадиоэлементы. Корпус выполнен в виде основания и крышки, которые скреп- ляются после установки блока элементов с помощью крепежных вин- тов. 7.2. На составных частях корпуса нанесена маркировка : 1) на крышке корпуса - "ПОИСК"; 2) на основании - наименование завода-изготовителя и за- водской номер; 3) на торцевой стороне - наименование "МОДУЛЬ "РАСШИРИТЕЛЬ ОПЕРАТИВНОЙ ПАМЯТИ, ПАРАЛЛЕЛЬНЫЙ ИНТЕР- ФЕЙС" В108 выполнено на отдельном шильдике фотохимическим спо- собом. Надписи на крышке и основании выполнены объемным шрифтом методом литья. Цифры заводского номера выполнены методом дав- ления горячим пуансоном. 7.3. Пломбирование модуля выполнено герметиком БУТЭПРОЛ в углублении под крепежный винт, соединяющий основание с крышкой. 8. ТАРА И УПАКОВКА 8.1. Модуль упаковывается в потребительскую тару, выполнен- ную в виде коробки из картона. На коробке приведена маркировка с названием изделия, полное название комплекса и наименование завода- изготовителя. 8.2. Изделия в потребительской таре в количестве 15 штук упаковываются в транспортную тару, выполненную в виде коробки из гофрированного картона. Коробка, кроме маркировки названия изде- лия и наименования завода-изготовителя, имеет манипуляционные знаки: 1) "ОСТОРОЖНО, ХРУПКОЕ !"; 2) "БОИТСЯ СЫРОСТИ"; 3) "ВЕРХ, НЕ КАНТОВАТЬ". Приложение 2 БЛОК ЭЛЕМЕНТОВ В107/01. ПЕРЕЧЕНЬ ЭЛЕМЕНТОВ ───────┬────────────────────────────────┬────┬─────────── │ Наименование │Кол.│Примечание ──────┼────────────────────────────────┼────┼─────────── │ Конденсаторы │ │ │ │ │ С1 │К10-17а-М47-22пФ+10 % │ 1 │ С2 │К50-24-16В47 мкФ-И │ 1 │ С3..С31│К10-17а-Н90-0,22 мкФ-В │ 29 │ │ │ │ │ Микросхемы │ │ │ │ │ D1 │Микросхема 5.106.123 │ 1 │ КР556РТ4 D2 │К555ЛА13 │ 1 │ D3 │K555ЛЛ1 │ 1 │ D4 │КМ1810ВТ3 │ 1 │ D5 │К555АП6 │ 1 │ D6 │К555ТМ2 │ 1 │ D7 │К555ИР23 │ 1 │ D8..D39│КР565РУ5Д │ 32 │ │ │ │ │ Резисторы │ │ │ │ │ R1 │С2-23-0,125-1 кОМ+10% А-Д-В-А │ 1 │ R2 │С2-23-0,125-2,2 кОм+5% А-Д-В-А │ 1 │ R3 │C2-23-0,125-680 Ом+5% А-Д-В-А │ 1 │ R4 │С2-23-0,125-6,8 кОм+10% А-Д-В-А │ 1 │ │ │ │ DR │Микросборка МО56НР1 │ 1 │ │ │ │ U │Резонатор РК169МВ-6АП-200 к │ 1 │ │ │ │ X │Вилка СНП59-64/94х11В-23-1-В │ 1 │ \_3.067.003 ТО\. Лист регистрации изменений ─────┬──────────────────────────┬──────┬─────┬──────┬────┬──── Изм.│ Номера листов (страниц) │Всего │ N │Входя-│Подп│Дата ├──────┬─────┬─────┬───────┤листов│доку-│щий N │ │ │изме- │заме-│новых│аннули-│(стра-│мента│cопро-│ │ │ненных│нен- │ │рован- │ ниц)│ │водите│ │ │ │ных │ │ных │ │ │льного│ │ │ │ │ │ │ │ │докум.│ │ │ │ │ │ │ │ │и дата│ │ ─────┼──────┼─────┼─────┼───────┼──────┼─────┼──────┼────┼──── │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ │ - 13 -